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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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30.1. Scalerについて
Scaler Intel FPGA IPは、インテルFPGAストリーミング・ビデオ準拠の入力フィールドのサイズを変更して、異なる高さや幅の出力フィールドを生成します。このIPは、インターフェイス・プロトコルのフルバリアントとライトバリアントの両方をサポートします。 スケーラーは、画像のサイズ変更に、ニアレストネイバー、バイリニア、ポリフェーズの3つのアルゴリズムを提供します。3つのアルゴリズムには、コストと品質の3つのオプションがあります。ニアレストネイバーではFPGAリソースコストが最も低く、出力画像の品質も最も低くなります。ポリフェーズではコストは最も高くなりますが、品質も最も高くなります。
スケーラーは、入力ビデオフィールドのサイズを変更して、定義された最小および最大の幅と高さによってのみ制限される任意のサイズの出力フィールドを生成できます。ランタイム時に、レジスターマップ (Avalonメモリーマップド制御エージェント・インターフェイスがイネーブルになっている場合) または固定パラメーター (Avalonメモリーマップド制御エージェント・インターフェイスがイネーブルになっていない場合) を介して、必要な出力フィールドの幅と高さを設定します。フルバリアントでは、入力インターフェイスで受信した画像情報パケットによって入力フィールドの幅と高さを定義します。ライトバリアントでは、レジスターマップを介して入力フィールドの幅と高さを定義します。定義された入力および出力の幅と高さを使用して、スケーラーは正しい水平および垂直のスケーリング比率を適用します (比率は異なる場合があります)。
入力フィールド幅と出力フィールド幅には、次の境界が適用されます。
- 入力フィールドの幅は、最大入力フィールド幅パラメーターで設定された値以下である必要があります。
- 出力フィールドの幅は、最大出力フィールド幅パラメーターで設定された値以下である必要があります。
- 出力フィールドの幅は、並列パラメーターのピクセル数に設定された値以上である必要があります。
水平方向または垂直方向のスケーリングが不要な場合は、そのスケーリングをオフにすることもできます。この場合、レジスターマップの設定に関係なく、出力の幅または高さは変更されません。また、スケーラーは4:4:4クロマ配置のビデオのスケーリングのみをサポートします。フルバリアントでは、これらの制限のいずれかに対してエラーフラグをアサートします。