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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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3. Video and Vision Processing IPの機能の説明
Video and Vision Processing IPは、インテルFPGAストリーミング・ビデオ・プロトコルに準拠しています。
リセット動作
IPは同期リセットを採用しており、システムリセットには最小256クロックサイクルの継続時間が必要です。AXI仕様に従って、コンポーネントからのすべてのTVALID 信号と TREADY 信号は、リセット中およびリセットのデアサート後の少なくとも1サイクルの間、Lowになります。
TUSER使用率
このプロトコルは、TDATA/8 の TUSER 幅を指定します。ここでの TDATA は少なくとも16ビットであり、常に8で割り切れます。TUSER の2 LSBは、パケットがコントロール (フルバリアントのみ) であるかデータ (ビット1) であるかを示し、ビデオの新しいフィールド (ビット0) の開始を示します。Intel Video and Vision Processing IPは、未使用のビット (ビット2以降) を駆動しません。インテル Quartus Primeは、合成中にそれらを最適化します。IPは、TUSER のビット2以降で駆動されるデータを無視し、伝播しません。
TVALIDおよびTREADYの使用法
このプロトコルは、入力インターフェイスが、対応する TREADY をアサートする前に TVALID がアサートされるまで待機できることを指定します。ただし、インテルのビデオおよびビジョン・プロセシングIPシンクは、入力 TVALID がアサートされるかどうかに関係なく、TREADY をアサートします。サードパーティーIPがビデオおよびビジョン・プロセシングIPシンクを駆動し、ソースに対するこのAXIルールを尊重しない場合でも、ビデオパイプは正しく動作します。
図 2. ビデオ処理パイプラインの例
この図は、HDMIを介したビデオの入出力、DDRへのフレームストレージ、プロセッサーによって制御されるさまざまなビデオ処理機能で構成される一般的なビデオ処理パイプラインを示しています。
IPのLite modeをオフにすると、パイプラインにはライトモードから変換するためのプロトコル・コンバーターが含まれます。それ以外の場合、IPはプロトコル・コンバーターを必要としません。
ビデオデータは、さまざまな場所でパイプラインをさまざまな形式で通過します。HDMI接続IPは、クロックビデオをクロックビデオからフルラスター・コンバーターIPに渡します。このIPは、ストリーミング・フルラスター形式を出力します。
フルラスターからストリーミング・ビデオへのコンバーターは、ストリーミング・フルラスター・データをインテルFPGAストリーミング・ビデオ・データ・パケットに変換します。次に、(オプションで) IPは、プロトコル・コンバーターIPによって追加のメタパケットを含むフルバリアントに変換されます。ビデオデータは、IPが逆変換を実行するパイプラインの最後まで、この形式のままです。
図 3. インテル・クロックビデオのフルラスター・ビデオデータへの変換
図 4. フルラスターからストリーミング・ビデオデータへの変換
図 5. ライトからフルのインテルFPGAストリーミング・ビデオデータへの変換この図は、プロトコル・コンバーターによって実行されるライトバリアントからフルバリアントへのオプションの変換を示しています。
インテルFPGAストリーミング・ビデオ・プロトコルでは、IPがピクセルデータのパケットでビデオフィールドを送信すると規定されています。1つのパケットはビデオの各ラインを伝送し、フィールドの開始は tuser[0] で示されます。プロトコル・コンバーターは、ピクセル・データ・パケットに画像情報パケットとフィールド終了パケットを追加します。IPは、プロトコル・コンバーターのコントロール・レジスターから画像情報パケットの情報を取得します。
ほとんどのIPは、現在のフィールドの終了後に動作を更新し、必要に応じて新しい制御設定に切り替えます。フルバリアントIPは、フィールド終了パケットの存在によって現在のフィールドの終了を検出します。ライトバリアントIPでは、メタパケットの恩恵を受けずに、行数をカウントし、このカウントを IMG_INFO_HEIGHT レジスターの値と比較する必要があります。もしくは、IPは tuser[0] を検出するまで待機し、次のフィールドの開始をマークします。