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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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40.3. Video Timing Generator IPの機能の説明
IPは、シンプルかつ強力なカウンターとコンパレーターのアーキテクチャーで構成されています。2つのカウンターが、フルラスター・インターフェイス内のピクセルの水平位置と垂直位置をリアルタイムで追跡します。複数のソフトウェア・プログラム可能なコンパレーターが、f、v、h信号のタイミングパルスを生成します。
図 92. タイミング・ジェネレーターの高レベルのブロック図
このプロセッサー・デコーダーとレジスターマップは、プロセッサー・バスへの単純なインターフェイスを提供します。IPは、レジスターマップを通じてビデオタイミングのすべてのランタイム・パラメーターを示します。すべてのランタイム時パラメーターは、デフォルトでビルド時に指定された値になります。
これらのカウンターとロジックには、水平ピクセルカウンターと垂直ラインカウンターが含まれています。サブモジュールは、プロセッサー・レジスターによって指定されたビデオタイミング信号 f、v、および h を生成します。プロセッサーは、システム内の他のモジュールを支援するために追加のプログラム可能な「パルス」を指定します。例えば、プログラム可能なパルスにより、SDRAMコントローラーのプリロードをトリガーできます。
このフォーマッターは、f、v、および h 信号を受信し、フルラスター・バス、つまりインテル・クロック・ビデオ・バスを形成します。バスのタイプはビルド時に選択します。
出力ピクセル
出力タイミングバスにはピクセルデータ用のスペースが含まれています。ピクセルデータの値はランタイム時にプロセッサーによって設定できますが、最初はビルド時に定義された値がデフォルトになります。
IPには、フルラスター・インターフェイスの tReady 信号を含めるか除外するビルド時オプションがあります。ただし、IPはこの信号を使用しません。IPは、この信号を含むフルラスター・バスへの接続を許可するためだけに、この信号を含んでいます。tReady 信号がデアサートされた場合、Video Timing Generator IPはデータを生成し続けます。
タイミング
図 93. プログレッシブ・ビデオ画像のタイミングプロセッサー・レジスターは、プログレッシブ画像の同期またはブランクタイミングを生成するためのタイミング信号をコンフィグレーションできます。
図 94. インターレース画像のタイミングこの図は、プロセッサー・レジスターがタイミング信号をコンフィグレーションして、インターレース画像の同期またはブランクタイミングを生成できることを示しています。
クロックドメイン
Timing Generatorは、接続IPの送信クロックで出力を生成します。
プロセッサー・インターフェイスはプロセッサー・クロック・ドメインで動作します。専用プロセッサー・クロックなどの既知の安定したクロックからプロセッサー・インターフェイスを駆動します。接続IPが不安定になる可能性があるため、送信クロックから接続IPを駆動しないでください。例えば、規格が変更されると、プロセッサー・インターフェイスが破損する可能性があります。