Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

16.5. Clocked Video Output IPレジスター

Clocked Video Output IPを使用すると、Avalonメモリーマップド・プロセッサー・レジスター・インターフェイスを介してパラメーターをランタイム・コンフィグレーションできます。プロセッサー・インターフェイスはオプションです。これは、ビルド時にCVO Configuration GUIでオンにします。特に明記されていない限り、すべてのレジスターは32ビット幅です。

アドレス空間は2つの領域に分割されます。アドレス0x140から0x194は、コアのClocked Video Output IPレジスター用に予約済みとなっています。アドレス0x240から0x2FCは、オプションの内部Video Timing Generator用に予約済みとなっています。外部AXI4-Sフルラスター入力を使用する場合、0x240から0x2FCレジスターは読み出し専用となり、0x1234abcdを返します。

表 201.   パラメーター化レジスター
レジスター オフセット アクセス 説明
Clocked Video Output Parameterizationレジスター
VID_PID 0x000 RO このレジスターを読み出して、クロックビデオ出力IPの製品IDを取得します。
VERSION 0x004 RO このレジスターを読み出して、Clocked Video Output IPのビルドにインテルが使用するインテルQuartusリリースのバージョン情報を取得します。
VID_FIFO_DEPTH 0x008 RO ビデオ入力cdc fifoの深度
TPG_FIFO_DEPTH 0x00c RO テストパターン入力cdc fifoの深度
BPS 0x010 RO ビデオサンプルあたりのビット数
INTERNAL_VTIMING 0x014 RO

「1」の場合、IPには内部ビデオ・タイミング・ジェネレーターが含まれます。

「0」の場合、外部ビデオ・タイミング・ジェネレーターが必要です。
FALL_BACK_INPUT_EN 0x018 RO 「1」の場合、2番目のビデオ入力がイネーブルになっています。
PIXELS_IN_PARALLEL 0x01c RO AXI4-Sバス上で転送されるクロックあたりのピクセル数
NUMBER_OF_COLOR_PLANES 0x020 RO ピクセルあたりのカラープレーンの数
SEPARATE_SLAVE_CLOCK 0x024 RO 「1」を返します。これは、プロセッサー・インターフェイスは常に別のクロックを使用するためです。
CPU_CLK_FREQ_HZ 0x028 RO プロセッサー・インターフェイス・クロックの周波数 (Hz)
TIM_DIMENSIONS 0x02c RO

「1」に設定すると、プロセッサー・インターフェイス診断には入力タイミング・リファレンスの次元が含まれます。

0の場合、タイミング・リファレンスの次元はプロセッサー・インターフェイスで使用できません。
VID_IS_ASYNC 0x030 RO

1の場合、ビデオ入力はタイミング・リファレンスに対して非同期として扱われます。

0の場合、ビデオ入力はAXI4-Sフルラスター・ビデオ・クロックを使用する必要があります。
VID_DIMENSIONS 0x034 RO

1の場合、プロセッサー・インターフェイス診断にはビデオ入力の次元が含まれます。

0の場合、ビデオ入力の次元はプロセッサー・インターフェイスで使用できません。
VID_DEBUG 0x038 RO

1の場合、プロセッサー・インターフェイス診断には、ビデオ入力用のlocked、size err、および stall カウンターが含まれます。

0の場合、カウンターはプロセッサー・インターフェイスで使用できません。
TPG_IS_ASYNC 0x03c RO

1の場合、テストパターン入力はタイミング・リファレンスに対して非同期として扱われます。

0の場合、テストパターン入力はAXI4-Sフルラスター・ビデオ・クロックを使用する必要があります。
TPG_DIMENSIONS 0x040 RO

1の場合、プロセッサー・インターフェイス診断にはテストパターン入力の次元が含まれます。

0の場合、テストパターン入力の次元はプロセッサー・インターフェイスで使用できません。
TPG_DEBUG 0x044 RO

1の場合、プロセッサー・インターフェイス診断には、テストパターン入力用のlocked、size err、および stall カウンターが含まれます。

0の場合、カウンターはプロセッサー・インターフェイスで使用できません。

Video Timing Generator Parameterizationレジスター

これらのレジスターは、0x014レジスター「INTERNAL_VTIMING」がTrueを返した場合にのみ存在します。

NUM_PULSES 0x048 RO 内部Video Timing Generatorによって生成される追加の出力パルスの数
HSIZE 0x04c RO Video Timing Generator内の水平カウンターとコンパレーターをビルドするために使用されるビット数。これにより、生成できるラスターの最大幅が決まります。
VSIZE 0x050 RO Video Timing Generator内の垂直カウンターとコンパレーターをビルドするために使用されるビット数。これにより、生成できるラスターの最大の高さが決まります。
BUILD_HARD_FRAME_LOCK 0x054 RO

Trueの場合、内部Video Timing GeneratorにはHard Frame Lock機能が含まれます。

Falseの場合、内部Video Timing Generatorは外部リファレンスに「ハードロック」できません。
BUILD_SOFT_FRAME_LOCK 0x058 RO

Trueの場合、内部Video Timing GeneratorにはSoft Frame Lock機能が含まれます。

Falseの場合、内部Video Timing Generatorは外部リファレンスに「ソフトロック」できません。
BUILD_VRR 0x05c RO

Trueの場合、内部Video Timing GeneratorにはVariable Refresh Rateが含まれます。

Falseの場合、内部Video Timing Generatorは可変リフレッシュ・レートを生成できません。
表 202.   Clocked Video Outputコアレジスター コアレジスターは、Clocked Video Output IPの動作を制御します。これらには、システム開発を支援するオプションのダイアグノスティック・レジスターが含まれています。
レジスター オフセット アクセス 説明
REG_STATUS 0x140 RO マージプロセスのステータスを返します。
REG_BLACK_0 0x144 RW このカラープレーンの「黒」の初期値
REG_BLACK_1 0x148 RW 35 このカラープレーンの「黒」の初期値
REG_BLACK_2 0x14c RW 35 このカラープレーンの「黒」の初期値
REG_BLACK_3 0x150 RW 35 このカラープレーンの「黒」の初期値
REG_FALLBACK 0x154 RW ビデオ入力が失敗した場合のマージブロックの動作を定義します。
REG_FR_H_DIMS 0x158 RO 36 AXI4-SフルラスターTiming Inputのアクティブな幅と合計の幅
REG_FUR_V_DIMS 0x15c RO 36 AXI4-SフルラスターTiming Inputのアクティブな高さと合計の高さ
REG_FR_FULL RASTEREQ_DIMS 0x160 RO 36 AXI4-Sフルラスター・クロックの周波数 (Hz)
REG_FR_CLKS_DIMS 0x164 RO36 入力フレームごとのAXI4-Sフルラスター・クロックの数
REG_VID_DIMS 0x168 RO 36 ビデオ入力のアクティブな高さと幅
REG_VID_FREQ_DIMS 0x16c RO 36 ビデオ入力クロックの周波数 (Hz)
REG_VID_CLKS_DIMS 0x170 RO 36 入力フレームごとのビデオ入力クロック数
REG_TPG_DIMS 0x174 RO 36 テストパターン入力のアクティブな高さと幅
REG_TPG_FREQ_DIMS 0x178 RO 36 テストパターン入力クロックの周波数 (Hz)
REG_TPG_CLKS_DIMS 0x17c RO 36 入力フレームごとのテストパターン入力クロックの数
REG_VID_LOCKED_COUNT 0x180 RO 36 ダイアグノスティック・カウンター。ロックされた各ビデオフレームの開始時に1回インクリメントします。
REG_VID_SIZE_ERR_COUNT 0x184 RO 36 ダイアグノスティック・カウンター。ビデオ入力とタイミング入力の間の不一致が検出されるたびにインクリメントします。
REG_VID_STALL_COUNT 0x188 RO 36 ダイアグノスティック・カウンター。ビデオ入力が停止し、マージブロックによってドロップされるたびにインクリメントします。
REG_TPG_LOCKED_COUNT 0x18c RO 36 ダイアグノスティック・カウンター。ロックされた各テスト・パターン・フレームの開始時に1回インクリメントします。
REG_TPG_SIZE_ERR_COUNT 0x190 RO 36 ダイアグノスティック・カウンター。テストパターン入力とタイミング入力の不一致が検出されるたびにインクリメントします。
REG_TPG_STALL_COUNT 0x194 RO 36 ダイアグノスティック・カウンター。テストパターン入力が停止し、マージブロックによって削除されるたびにインクリメントします。

レジスタービットの説明

表 203.  REG_STATUS
名前 ビット 属性 説明
VID_LOCKED 0 RO

「1」の場合、ビデオ入力はタイミング・リファレンスでロックされます。

「0」の場合、IPはビデオ入力とタイミング・リファレンスの間で「ロック」が達成されるのを待機します。
VID_AXI4-S_FULL 1 RO

「1」の場合、IPはビデオ入力がAXI4-S Fullストリームであることを検出済みです。

「0」の場合、IPはビデオ入力がAXI4-S Liteストリームであることを検出済みです。
VID_STALL_ERR 2 RO

「1」の場合、タイミング・リファレンスがアクティブピクセルを必要としたときに、ビデオ入力が停止しています (tValid がドロップされています)。

「0」の場合、ビデオ入力は必要なピクセルレートでピクセルを供給しています。
VID_SIZE_ERR 3 RO

「1」の場合、ビデオ入力のアクティブな次元はタイミング・リファレンスのアクティブな次元と一致しません。

「0」の場合、ビデオ入力のアクティブな次元とタイミング・リファレンスが一致します。
TPG_LOCKED 4 RO

「1」の場合、テストパターン入力はタイミング・リファレンスにロックされます。

「0」の場合、IPはテストパターン入力とタイミング・リファレンスの間で「ロック」が達成されるのを待機します。
TPG_AXI4-S_FULL 5 RO

「1」の場合、IPはテストパターン入力がAXI4-S Fullストリームであることを検出済みです。

「0」の場合、IPはテストパターン入力がAXI4-S Liteストリームであることを検出済みです。
TPG_STALL_ERR 6 RO

「1」の場合、タイミング・リファレンスがアクティブピクセルを必要としたときに、テストパターン入力が停止しています (tValid がドロップされています)。

「0」の場合、テストパターン入力は必要なピクセルレートでピクセルを供給しています。
TPG_SIZE_ERR 7 RO

「1」の場合、テストパターン入力のアクティブな次元はタイミング・リファレンスのアクティブな次元と一致しません。

「0」の場合、テストパターン入力のアクティブな次元とタイミング・リファレンスが一致します。
TIMING_PHASE 11:8 RO 並列のピクセルが2つ以上ある場合、これは現在のラインで最初のアクティブピクセルが発生した場所を示します。
Reserved 31:12 Rsvd 予約済み
表 204.  REG_BLACK_0
名前 ビット 属性 説明
BLACK_0 BIT_DEPTH-1:0 RW このカラープレーンの「黒」の初期値
表 205.  REG_BLACK_1
名前 ビット 属性 説明
BLACK_1 BIT_DEPTH-1:0 RW

このカラープレーンの「黒」の初期値

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。
表 206.  REG_BLACK_2
名前 ビット 属性 説明
BLACK_2 BIT_DEPTH-1:0 RW

このカラープレーンの「黒」の初期値

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。
表 207.  REG_BLACK_3
名前 ビット 属性 説明
BLACK_3 BIT_DEPTH-1:0 RW

このカラープレーンの「黒」の初期値

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。
表 208.  REG_FALLBACK
名前 ビット 属性 説明
Auto Recover 0 RW

入力ビデオがエラーによりドロップされ、このビットが「1」の場合、IPは再ロックされた後に自動的にビデオ入力に戻ります。

「0」の場合、IPはエラー後に自動的にビデオ入力に戻りません。また、「Recover Now」レジスタービットを使用して手動で切り替える必要があります。
Force Black 1 RW 「1」の場合、IPはClocked Video Output IPのBlack値を強制的に出力します。
Force TPG 2 RW 「1」の場合、IPはTest Patternビデオ入力を強制的に出力します。
Force Video 3 RW 「1」の場合、IPはビデオ入力を強制的に出力します。
Reserved 30:4 Rsvd 予約済み
Recover Now 31 W1R0

このレジスタービットは自動的にクリアされます。

ビデオ入力が有効な場合、このビットに「1」を書き込むと、IPがビデオ入力に強制的に戻ります。

「0」を書き込んでも効果はありません。
表 209.  REG_FR_H_DIMS
名前 ビット 属性 説明
hTotal 15:0 RO 検出されたタイミング・リファレンスの合計幅を返します。
hActive 31:16 RO 検出されたタイミング・リファレンスのアクティブな幅を返します。
表 210.  REG_FR_V_DIMS
名前 ビット 属性 説明
vTotal 15:0 RO 検出されたタイミング・リファレンスの合計の高さを返します。
vActive 31:16 RO 検出されたタイミング・リファレンスのアクティブな高さを返します。
表 211.  REG_FR_FREQ_DIMS
名前 ビット 属性 説明
Clock Frequency 31:0 RO AXI4-Sフルラスター・クロックの周波数 (Hz)
表 212.  REG_FR_CLKS_DIMS
名前 ビット 属性 説明
Frame Period 31:0 RO 入力フレームごとのAXI4-Sフルラスター・クロックの数
表 213.  REG_VID_DIMS
名前 ビット 属性 説明
hActive 15:0 RO 検出されたされたビデオ入力のアクティブな幅を返します。
vActive 31:16 RO 検出されたされたビデオ入力のアクティブな高さを返します。
表 214.  REG_VID_FREQ_DIMS
名前 ビット 属性 説明
Clock Frequency 31:0 RO ビデオ入力クロックの周波数 (Hz)
表 215.  REG_VID_CLKS_DIMS
名前 ビット 属性 説明
Frame Period 31:0 RO 入力フレームごとのビデオ入力クロック数
表 216.  REG_TPG_DIMS
名前 ビット 属性 説明
hActive 15:0 RO テストパターン入力のアクティブ検出
vActive 31:16 RO テストパターン入力のアクティブな高さの検出
表 217.  REG_TPG_FREQ_DIMS
名前 ビット 属性 説明
Clock Frequency 31:0 RO テストパターン入力クロックの周波数 (Hz)
表 218.  REG_TPG_CLKS_DIMS
名前 ビット 属性 説明
Frame Period 31:0 RO 入力フレームごとのテストパターン入力クロックの数
表 219.  REG_VID_LOCKED_COUNT
名前 ビット 属性 説明
Locked Count 31:0 RO ダイアグノスティック・カウンター。ロックされた各ビデオフレームの開始時に1回インクリメントします。
表 220.  REG_VID_SIZE_ERR_COUNT
名前 ビット 属性 説明
Size Error Count 31:0 RO ダイアグノスティック・カウンター。ビデオ入力とタイミング入力の間の不一致が検出されるたびにインクリメントします。
表 221.  REG_VID_STALL_COUNT
名前 ビット 属性 説明
Stall Count 31:0 RO ダイアグノスティック・カウンター。ビデオ入力が停止し、マージブロックによってドロップされるたびにインクリメントします。
表 222.  REG_TPG_LOCKED_COUNT
名前 ビット 属性 説明
Locked Count 31:0 RO ダイアグノスティック・カウンター。ロックされた各テストパターン入力フレームの開始時に1回インクリメントします。
表 223.  REG_TPG_SIZE_ERR_COUNT
名前 ビット 属性 説明
Size Error Count 31:0 RO ダイアグノスティック・カウンター。テストパターン入力とタイミング入力の不一致が検出されるたびにインクリメントします。
表 224.  REG_TPG_STALL_COUNT
名前 ビット 属性 説明
Stall Count 31:0 RO ダイアグノスティック・カウンター。テストパターン入力が停止し、マージブロックによって削除されるたびにインクリメントします。

Video Timing Generatorレジスター

Clocked Video Output IPには、オプションの内部Video Timing Generator IPが含まれています。Video Timing Generator IPプロセッサー・レジスターは、アドレスオフセット0x240から始まります。

Video Timing Generator IPレジスターへのオフセットは、スタンドアロンと比較して、Clocked Video Output IPで使用する場合と異なります。

表 225.  Video Timing Generatorレジスター
レジスター オフセット アクセス 説明

Raster Timingレジスター

REG_STATUS 0x240 RO 予約済み
REG_COMMIT 0x244 RW 新しいビデオ規格に合わせて内部パラメーターを更新します。
REG_MODE 0x248 RW 動作制御モード
REG_RESET_POS 0x24c RW ラスターを基準とした、フレーム入力信号の開始位置の予想される位置
REG_TOTALS 0x250 RW ラスターの高さと幅の合計
REG_HB_END 0x254 RW ラインの最初のアクティブピクセル
REG_V1B_POS 0x258 RW フィールド1の垂直ブランキングの開始と終了
REG_V2B_POS 0x25c RW フィールド2の垂直ブランキングの開始と終了
REG_FIELD_STARTS 0x260 RW フィールド1と2の最初のライン
REG_HS_POS 0x264 RW 水平同期の開始と終了
REG_V1S_START 0x268 RW フィールド1の垂直同期開始の水平および垂直位置
REG_V1S_END 0x26c RW フィールド1の垂直同期終了の水平および垂直位置
REG_V2S_START 0x270 RW フィールド2の垂直同期開始の水平および垂直位置
REG_V2S_END 0x274 RW フィールド2の垂直同期終了の水平および垂直位置
REG_JITTER_CONT 0x278 RW ハードおよびソフト・フレーム・ロックのタイミング・パラメーター
REG_BLACK_0 0x27c RW このカラープレーンの「黒」の初期値
REG_BLACK_1 0x280 RW35 このカラープレーンの「黒」の初期値
REG_BLACK_2 0x284 RW35 このカラープレーンの「黒」の初期値
REG_BLACK_3 0x288 RW35 このカラープレーンの「黒」の初期値
REG_FRAME_COUNTS 0x28c RO 出力されたフレームの合計数と、受信された外部フレーム開始の数を返します。
REG_FRAME_LENGTH 0x290 RO 連続するフレーム開始入力信号間のビデオクロック数
REG_VTOTAL_ADJ 0x294 RO37 ソフトLockの調整後のラスターの合計の高さ
REG_VID_FREQ 0X298 RO ビデオクロックの周波数 (Hz)
REG_GENLOCK_STATS0 0x29c RO ハードおよびソフト・フレーム・ロックのダイアグノスティック
REG_GENLOCK_STATS1 0x2a0 RO Softフレームロックのダイアグノスティック

Pulse and Toggle Timingレジスター

REG_PULSE0_START 0x2c0 RW 38 パルスの開始の水平および垂直位置
REG_PULSE0_END 0x2c4 RW 38 パルスの終了の水平および垂直位置
REG_PULSE1_START 0x2c8 RW38 パルスの開始の水平および垂直位置
REG_PULSE1_END 0x2cc RW38 パルスの終了の水平および垂直位置
REG_PULSE2_START 0x2d0 RW38 パルスの開始の水平および垂直位置
REG_PULSE2_END 0x2d4 RW38 パルスの終了の水平および垂直位置
REG_PULSE3_START 0x2d8 RW38 パルスの開始の水平および垂直位置
REG_PULSE3_END 0x2dc RW38 パルスの終了の水平および垂直位置
REG_PULSE4_START 0x2e0 RW38 パルスの開始の水平および垂直位置
REG_PULSE4_END 0x2e4 RW38 パルスの終了の水平および垂直位置
REG_PULSE5_START 0x2e8 RW38 パルスの開始の水平および垂直位置
REG_PULSE5_END 0x2ec RW38 パルスの終了の水平および垂直位置
REG_PULSE6_START 0x2f0 RW38 パルスの開始の水平および垂直位置
REG_PULSE6_END 0x2f4 RW38 パルスの終了の水平および垂直位置
REG_PULSE7_START 0x2f8 RW38 パルスの開始の水平および垂直位置
REG_PULSE7_END 0x2fc RW38 パルスの終了の水平および垂直位置
35

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。

36

このレジスターはオプションです。CVO Configuration GUIでオフにすると、このレジスターは0x1234abcdを返します。

37

Soft Modeがオフの場合、このレジスターは未定義です。

38

このレジスターはROであり、パルスが存在しない場合は0x1234abcdを返します。Number of pulsesパラメーターを参照してください。

レベル 2 の表題