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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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5.1. Video and Vision Processing IP制御の例
どの制御方法がアプリケーションに最適かを検討してください。次のいずれかの方法で、IPをコンフィグレーションします。
図 8. メモリーマップド制御インターフェイスを備えていないフルバリアントの固定動作この図で示しているのは、ビデオ入力システム (HDMI、Displayport、PCIeなど) と2つのIPを備えたビデオ・パイプラインです。2番目のIPは、Clipperです。
このシステムでは、フルバリアントのクリッパーIPは、720p HDビデオにクリップされた1080p HDビデオの固定クリップを実行するようにパラメーター化されており、メモリーマップド制御インターフェイスはありません。クリッパー・パラメーターは、常に1280x720ピクセルの高さと幅にクリップします。受信ビデオフィールドに関する情報は画像情報制御パケットで伝送されるため、これ以上の制御は必要ありません (Intel FPGA streaming video protocol specificationを参照)。したがって、入力解像度が720pに変更された場合、クリッパーは画像情報パケットからその情報を読み出し、追加のクリッピングは実行しません。
この図は、ビデオ入力サブシステムからのビデオ・プロトコル・パケットを示しています。パケットはIP1にストリーミングされますが、ビデオのサイズは変わりません。同じ画像情報パケットと同じ数のデータパケットをクリッパーIPに送信します。
この図で示しているのは、1920x1080ピクセルのプログレッシブ・フレームのビデオフィールド情報を含む画像情報パケットです。各ビデオパケットは、1920ピクセルの1ラインを伝送します。
クリッパーからの画像情報パケットには1280x720の新しいフィールド寸法が含まれており、クリッパーはそれぞれ1280ピクセルの720ビデオパケットのみを出力します。
図 9. メモリーマップド制御インターフェイスを備えたフルバリアントこの図は同じシステムを示していますが、フルバリアントのクリッパーとメモリーマップド・ランタイム制御インターフェイスを備えています。システム内のプロセッサーは、Avalonメモリーマップド・インターフェイスを介してクリッパーに接続します。
ほとんどのシステムでは、さまざまな量のクリッピング、スケーリング、ミキシングを適用できるようにIPを制御する必要があります。このシステムでは、クリッパーIPのフルバリアントにメモリーマップド制御インターフェイスが含まれています。クリッパーIPにはレジスターマップが含まれており、プロセッサーはクリッパーのパラメーター情報を読み出し、必要なクリッピング・スタイルのクリッピング・オフセットを設定できます。プロセッサーがクリッピング要件に変更を書き込む場合、COMMIT レジスターへの最終書き込み (または commit 補助制御パケットの受信) により、IPが次のフィールドの開始をマークする次の画像情報パケットを受信するときに変更が適用されることが保証されます。
Debug featuresをオンにすると、プロセッサーは受信ビデオのサイズと受信フィールドの数を読み出すこともできます。
インテルは、最もシンプルで柔軟性の高いこの制御方法をお勧めします。
図 10. 必須のメモリーマップド制御インターフェイスを備えたライトバリアントこの図で示しているのは、ライトバリアントのクリッパーとメモリーマップド制御インターフェイスを備えたシステムです。プロセッサーは、Avalonメモリーマップド・インターフェイスを介してビデオ入力システムとクリッパーの両方に接続します。
この例では、ライトバリアントのクリッパーIPが必須のメモリーマップド制御インターフェイスでパラメーター化されています。ライトバリアントIPでは、プロセッサーはフィールドのプロパティーをクリッパーの IMAGE_INFO レジスターに書き込みます。ストリーミング・インターフェイスには、ビデオデータのみが含まれます。それ以外の場合、制御はメモリーマップド制御を備えたフルバリアントIPと同様に動作します。プロセッサーはまた、必要なクリッピング寸法をクリッパーのレジスターマップに書き込みます。