Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

34.4. Test Pattern Generator IPレジスター

各レジスターは、読み出し専用 (RO) または読み書き (RW) のいずれかです。
表 600.  Test Pattern Generator IPレジスターソフトウェアAPIでのこれらのレジスター名は、必要に応じて INTEL_VVP、INTEL_VVP_CORE、または INTEL_VVP_TPG のプリフィクスと、オプションの REG サフィックスを付けて表示されます。
アドレス レジスター アクセス 説明
Parameterizationレジスター
0x0000 VID_PID RO

このレジスターを読み出して、並列コンバーターのピクセルの製品IDを取得します。

このレジスターは、常に0x6AF7_0236を返します。
0x0004 VERSION RO

このレジスターを読み出して、インテルがIPをビルドするために使用するインテルQuartusリリースのバージョン情報を取得します。
0x0008 LITE_MODE RO このレジスターを読み出して、lite modeがオンかどうかを判断します。このレジスターは、lite modeがオフの場合は0を返し、Lite modeがオンの場合は1を返します。
0x000C DEBUG_ENABLED RO

このレジスターを読み出して、debug featuresがオンになっているかどうかを判断します。RWとして指定された他のレジスターへの読み出しにより、レジスターに最後に書き込んだ値または未定義の値が返された場合、このレジスターは1を返します。

0x0010 NUM_PATTERNS RO このレジスターを読み出して、テストパターン・コンフィグレーションの数を決定します。
0x0014 Reserved RO 今後の使用に向けて予約済みになっています。
0x0018 BPS RO このレジスターを読み出して、カラープレーンごとのビット数を確認します。
0x001C PIP RO このレジスターを読み出して、ストリーミング出力でクロックサイクルごとに送信されるピクセル数を取得します。
0x0020 PATTERN_0_TYPE RO テストパターン設定0のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x0024 PATTERN_0_COLOR RO テストパターン・コンフィグレーション0のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0028 PATTERN_1_TYPE RO テストパターン・コンフィグレーション1のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x002C PATTERN_1_COLOR RO テストパターン・コンフィグレーション1のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4 の場合は1、YCbCr 4:2:2の場合は 2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0030 PATTERN_2_TYPE RO テストパターン・コンフィグレーション2のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x0034 PATTERN_2_COLOR RO テストパターン・コンフィグレーション2のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0038 PATTERN_3_TYPE RO テストパターン・コンフィグレーション3のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x003C PATTERN_3_COLOR RO テストパターン・コンフィグレーション3のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0040 PATTERN_4_TYPE RO テストパターン・コンフィグレーション4のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x0044 PATTERN_4_COLOR RO テストパターン・コンフィグレーション4のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0048 PATTERN_5_TYPE RO テストパターン・コンフィグレーション5のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x004C PATTERN_5_COLOR RO テストパターン・コンフィグレーション5のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0050 PATTERN_6_TYPE RO テストパターン・コンフィグレーション6のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x0054 PATTERN_6_COLOR RO テストパターン・コンフィグレーション6のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0058 PATTERN_7_TYPE RO テストパターン・コンフィグレーション7のパターンタイプに関しては、このレジスターを読み出します。このレジスターは、barsパターンの場合は0、constant colorカラーの場合は1、SDI pathologicalの場合は2を返します。
0x005C PATTERN_7_COLOR RO テストパターン・コンフィグレーション7のカラースペースとクロマ・サンプリングに関しては、このレジスターを読み出します。このレジスターは、RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
0x0060～0x011F - - 未使用

Control and debugレジスター

詳細は、制御パケットを参照してください。

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0x0120 IMG_INFO_WIDTH RW このレジスターを使用して、出力ビデオフィールドの幅を設定します。出力クロマ・サンプリングが4:2:2または4:2:0の場合、幅は2の倍数にする必要があります。
0x0124 IMG_INFO_HEIGHT RW このレジスターを使用して、出力ビデオフィールドのフルフレームの高さを設定します。出力クロマ・サンプリングが4:2:0の場合、高さは2の倍数である必要があります。この値はフルフレームの高さであるため、インターレース出力フィールドにはこの行数の半分が含まれます。
0x0128 IMG_INFO_INTERLACE RW このレジスターを使用して、出力フィールドのインターレース出力動作を設定します。このレジスターに書き込む値は、出力画像情報パケット (フルバリアントのみ) のインターレース識別子ニブルに出力される値に対応します。値0～7はプログレッシブ出力を生成し、値8～15はインターレース出力を生成します。インターレース・シーケンスは、テストパターン設定 (アドレス0x0120～0x0128、および0x0150) が変更されると、F0またはF1で再開されます。このレジスターの値8～11はシーケンスをF0で再開し、値12～15はF1で再開します。
0x012C～0x013C - - 未使用
0x0140 STATUS RO

Bit 0: Status ビット。

1はテスト・パターン・ジェネレーターがビデオフィールドを処理していることを意味し、それ以外の場合は0を示します。

Lite modeオフの場合、

Bit 1: Pending register updates ビット。

設定レジスター (0x0148～0x0154) に書き込むと、IPはthe pending register updatesを上げて、クリッピング設定に対する未処理の変更を示します。

IPは、COMMITレジスターへの書き込み後の次のフィールド境界でこのビットを下げます。
0x0144 FIELD_COUNT RO このレジスターを読み出して、出力フィールド・インデックスを決定します。フィールド・インデックスは、テストパターン設定 (アドレス0x0120～0x0128、および0x0150) の変更後に0にリセットされます。フィールド・インデックスは、各出力フィールドの終了時に増加します。
0x0148 CONTROL RW

ビット0: Goビット。

このレジスターに0を書き込むと、現在のフレームの終了時にテスト・パターン・ジェネレーターが停止します。このレジスターに1を書き込むと、出力生成が開始/再開されます。このレジスターは起動時に0に初期化され、このレジスターに1が書き込まれるまで出力フィールドは生成されません。
0x014C COMMIT RW Liteモードがオフの場合のみ。IPは、このレジスターへの書き込みが発行されるまで、レジスターマップを介したテストパターン設定への変更を保留します。書き込む値は重要ではありません。
0x0150 PATTERN_SELECT RW このレジスターに書き込むと、出力を生成するために使用されるパターン・コンフィグレーションが選択されます。書き込む値は、テストパターン・コンフィグレーション・インデックスです。
0x0154 Reserved RW 予約済み
0x0158 Reserved RW 予約済み
0x015C C0 RW このレジスターに書き込むと、定数カラーのテストパターンによってカラープレーン0 (BまたはCb) に使用される値を設定できます。定数カラーパターンを使用するテストパターン・コンフィグレーションがない場合、このレジスターの値は無視されます。
0x0160 C1 RW このレジスターに書き込むと、定数カラーのテストパターンによってカラープレーン1 (GまたはY) に使用される値を設定できます。定数カラーパターンを使用するテストパターン・コンフィグレーションがない場合、このレジスターの値は無視されます。
0x0164 C2 RW このレジスターに書き込むと、定数カラーのテストパターンによってカラープレーン2 (RまたはCr) に使用される値を設定できます。定数カラーパターンを使用するテストパターン・コンフィグレーションがない場合、このレジスターの値は無視されます。
0x0168 BARS_SELECT RW 使用するバーパターンのバリエーションを設定するには、このレジスターに書き込みます。カラーバーの場合は0、グレースケール・バーの場合は1、白黒バーの場合は2、混合バーの場合は3を書き込みます。バーパターンを使用するテストパターン・コンフィグレーションがない場合、このレジスターの値は使用されません。

レジスタービットの説明

表 601.  VID_PID
名前 ビット 説明
Pixels in parallel converter version ID and product ID 31:0 このレジスターは、常に0x6AF7_0236を返します。
  • 15:0は製品IDであり、常に0x0236を返します。
  • 31:16はベンダーIDであり、常に0x6AF7を返します。
表 602.  VERSION
名前 ビット 説明
Lite mode parameterization bit 7:0 レジスターマップ・バージョン。0x01を返します。
QPDS patch revision 15:8 0x00を返します。
QPDS update revision 23:16 リリースごとに更新されます。214の場合、0x04を返します。
QPDS major revision 31:24 リリースごとに更新されます。214の場合、0x15を返します。
表 603.   LITE_MODE
名前 ビット 説明
Lite mode parameterization bit 0 ライトモードがオンの場合、1を返します。
Unused 31:1 未使用
表 604.  DEBUG_ENABLED
名前 ビット 説明
Debug features parameterization bit 0 デバッグ機能がオンの場合、1を返します。
Unused 31:1 未使用
表 605.   NUM_PATTERNS
名前 ビット 説明
Number of enabled test pattern configurations 31:0 有効なテストパターン・コンフィグレーションの数を返します。
表 606.  BPS
名前 ビット 説明
Bits per color 31:0 カラープレーンあたりのビット数を返します。
表 607.  PIP
名前 ビット 説明
Pixels in parallel 31:0 クロックサイクルあたりのトランスミッターのピクセル数を返します。
表 608.  PATTERN_X_TYPE
名前 ビット 説明
Pattern type for configuration index X 31:0 バーの場合は0、定数カラーの場合は1、SDIパソロジカルの場合は2を返します。
表 609.  PATTERN_X_COLOR
名前 ビット 説明
Color space for configuration index X 31:0 RGBの場合は0、YCbCr 4:4:4の場合は1、YCbCr 4:2:2の場合は2、YCbCr 4:2:0の場合は3、モノクロの場合は4を返します。
表 610.  IMG_INFO_WIDTH
名前 ビット 説明
Width bits 15:0 送信フィールドの幅 (ピクセル単位)
unused 31:16 未使用
表 611.  IMG_INFO_HEIGHT
名前 ビット 説明
Height bits 15:0 フルフレームの高さ (ピクセル単位)
unused 31:16 未使用
表 612.   IMG_INFO_INTERLACE
名前 ビット 説明
Interlace nibble 3:0 標準のIntel FPGA Streaming Video Image Infoパケットのインターレース・ニブル
unused 31:4 未使用
表 613.  STATUS
名前 ビット 説明
Status bit 0 1はテスト・パターン・ジェネレーターがビデオフィールドを処理していることを意味し、それ以外の場合は0を意味します。
Pending register updates bit 1 1はテスト・パターン・ジェネレーターにペンディング中の更新があることを意味し、それ以外の場合は0を示します。
unused 31:2 未使用
表 614.  FIELD_COUNT
名前 ビット 説明
Field index 15:0 現在のフィールドインデックス値
unused 31:16 未使用
表 615.  CONTROL
名前 ビット 説明
Go bit 0 1 = 開始、0 = 停止
unused 31:1 未使用
表 616.  COMMIT
名前 ビット 説明
unused 31:0 未使用
表 617.  PATTERN_SELECT
名前 ビット 説明
Pattern select 2:0 パターン・コンフィグレーション・インデックス
unused 31:3 未使用
表 618.  CX
名前 ビット 説明
Color value BPS-1:0 カラープレーンXの定数カラー値
unused 31:BPS 未使用
表 619.  BARS_SELECT
名前 ビット 説明
Bar mode select 1:0 0 = カラーバー、1 = グレースケール・バー、2 = 白黒バー、3 = 混合バー
unused 31:2 未使用
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lite modeをオンにすると、レジスターはDebug featuresをオンにした場合のみRWになり、それ以外の場合はWOになります。

レベル 2 の表題