Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

14.5. Clocked Video Input IPレジスター

このIPを使用すると、Avalonメモリーマップド・プロセッサー・レジスター・インターフェイスを介してパラメーターをランタイム時にコンフィグレーションできます。
表 145.  Clocked Video Input IPレジスター
オフセット レジスター アクセス 説明
Parameterizationレジスター
0x000 VID_PID RO このレジスターを読み出して、クロックビデオ入力の製品IDを取得します。このレジスターは、常に0x6FA7_0170を返します。
0x004 VERSION_NUMBER RO

このレジスターを読み出して、インテルがこのIPをビルドするために使用するインテルQuartusリリースのバージョン情報を取得します。

0x008-

0x014

RESERVED RO  
0x018 NUMBER OF PIXELS IN PARALLEL RO このレジスターを読み出して、クロックサイクルごとに処理されるピクセル数を決定します。
0x01C NUMBER OF COLOR PLANES RO このレジスターを読み出して、カラープレーンの数を決定します。
0x020 NUMBER OF BITS PER COLOR SAMPLE RO このレジスターを読み出して、カラーサンプルごとのビット数を決定します。
0x024 AXI4-S FR INTERFACE TREADY RO このレジスターを読み出して、フルラスター・インターフェイスに TREADY コンジットが含まれているかどうかを決定します。
0x028 OUTPUT VIDEO LINE BUFFER DEPTH RO このレジスターを読み出して、出力ラインバッファーの深度を決定します。
0x02C VIDEO TELEMETRICS INFORMATION RO このレジスターを読み出して、ビデオタイミング情報を取得するオプションのロジックがこのIPに含まれているかどうかを決定します。
0x030 OUTPUT CLOCK FREQUENCY RO このレジスターを読み出して、出力クロック周波数を決定します。
Core Specificレジスター
0x148 Control RW IPコントロール動作モードを設定します。
0x14C Status RW IPのステータスを返します。
0x150 Interrupt_Alarm RW 割り込みステータスとビットのクリア
0x154 Horizontal_sample_count RO ビデオストリームのラインごとに検出された幅の数を返します。
0x158 Active_line_count RO ブランキングを除くビデオストリームのフレームごとに検出された高さのカウントを返します。
0x15C Total_line_count RO ブランキングを含むビデオストリームのフレームごとに検出された高さの数を返します。
0x160 Ref_lock_cfg1 RW ビデオロック信号をアサートするためのIPリファレンスの幅と高さの値
0x164 Ref_lock_cfg2 RW ビデオロック信号をアサートするためのIPリファレンス・フレーム数とライン数の値
0x168 Clk_in_freq_count RO 入力クロックの周波数検出値を返します。
0x16C Tpg_cfg1 RW カラープレーン4とカラープレーン3の値をコンフィグレーションします。
0x170 Tpg_cfg2 RW カラープレーン2とカラープレーン1の値をコンフィグレーションします。
0x174-0x184 Reserved -  
0x188 Total_fr_pixel_count RO ブランキングを含む入力フルラスター・フレーム上で検出されたピクセルの合計数を返します。
0x18C Total_active_pixel_count RO ブランキングを除く入力フルラスター・フレーム上で検出されたピクセルの合計数を返します。
0x190 Fr_pixel_line_count RO ブランキングを含む、およびブランキングを除いた、検出されたラインごとのピクセルの合計数を返します。
0x194 Hpulse_count RO ビデオ形式がSyncタイミングモードを使用する場合はHsync幅の値を返し、それ以外の場合は水平ブランキング期間の合計を返します。
0x198 Hbp_hfp_count RO ビデオ形式がSyncタイミングモードを使用する場合は水平バックポーチ幅の値を返し、それ以外の場合は0を返します。
0x19C f0f1_vfp_count RO フィールド0とフィールド1の垂直フロントポーチ値を返します。
0x1A0 f0f1_vpulse_count_reg RO フィールド0とフィールド1のVsync値を返します。
0x1A4 f0f1_vbp_count_reg RO フィールド0とフィールド1の垂直バックポーチ値を返します。
0x1A8 Hpulse_ref RW 予想されるHsyncパラメーターのリファレンス値です。 24
0x1AC Hbp_hfp_ref RW 予想される水平フロントポーチおよびバック・ポーチ・パラメーターのリファレンス値です。24
0x1B0 f0f1_vfp_ref RW 予想される垂直フロント・ポーチ・パラメーターのリファレンス値です。24
0x1B4 f0f1_vpulse_ref RW 予想されるVsyncパラメーターのリファレンス値です。24
0x1B8 f0f1_vbp_ref RW 予想される垂直バック・ポーチ・パラメーターのリファレンス値です。24
0x1BC f0f1_fps_cnt RO フィールド0とフィールド1の1秒あたりのフレーム数の値を返します。

レジスタービットの説明

表 146.  Vid_pid
ビット 説明
31:0 製品識別番号

表 147.  Version_number_pid
ビット 説明
31:0 IPバージョン番号
表 148.  NUMBER OF PIXELS IN PARALLEL
ビット 説明
31:0 クロックサイクルごとに送信されるピクセルの数です。
表 149.  NUMBER OF COLOR PLANES
ビット 説明
31:0 入力時のサンプルごとのカラープレーンの数です。
表 150.  NUMBER OF BITS PER COLOR SAMPLE
ビット 説明
31:0 カラーサンプルごとのビット数です。
表 151.  AXI4-S FR INTERFACE TREADY
ビット 説明
31:0 フルラスター・インターフェイスの一部としてTREADY信号をイネーブルします。
表 152.  OUTPUT VIDEO LINE BUFFER DEPTH
ビット 説明
31:0 出力ビデオ・ライン・バッファーの最大深度です。
表 153.  VIDEO TELEMETRICS INFORMATION
ビット 説明
31:0 ビデオ・テレメトリクス情報ロジックをイネーブルします。
表 154.  OUTPUT CLOCK FREQUENCY
ビット 説明
31:0 出力クロック周波数 (Hz) です。
表 155.  Control
ビット 名前 説明
23:16 f0f1_fps_ref_cnt

これらのビットをF0およびF1の1秒あたりのフレーム数の予想最小値に設定すると、インターレース・ビデオ形式の自動検出ができるようになります。
7 ext_locked_ena このビットを設定すると、外部ビデオロック信号が入力に安定したビデオストリームが存在することを示すことができるようになります。
6 hsync_pol 自動極性検出がオフの場合、このビットを設定してhsync/hpulse信号の極性をオーバーライドします。
5 vsync_pol 自動極性検出がオフの場合、このビットを設定してvsync/vpulse信号の極性をオーバーライドします。
4 auto_pol_dect ビデオ同期の自動極性検出をオンにするには、このビットを設定します。
3 mux_out_sel 出力フレームクリーナーをオンにするには、このビットを設定します。
2 irq2_ena フレーム終了ビデオ割り込みをオンにするには、このビットを設定します。
1 irq1_ena ステータス更新割り込みをオンにするには、このビットをセットします。
0 Go bit 次のビデオフレーム境界でIPデータ出力を開始するには、このビットを1に設定します。
表 156.  Status
ビット 名前 説明
11 vid_in_clk_stopped

このビットは、入力ビデオクロックが動作を停止したかどうかを示します。
10 fr_interlaced_detected このビットは、入力ビデオ形式がインターレースビデオ形式として自動検出されたかどうかを示します。
9 hsync_pol_detc このビットは、水平信号の検出された極性を示します。
8 vsync_pol_detc このビットは、垂直信号の検出された極性を示します。
7 drop_vid このビットは、フレームが完了していないことを示します。
6 - 予約済み
5 external_vid_locked このビットは、外部ビデオのロックがアサートされているかどうかを示します。
4 internal_vid_locked このビットは、内部ビデオのロックがアサートされているかどうかを示します。
3 overflow_sticky このビットは、FIFOオーバーフローが発生したかどうかを示します。このビットに1を書き込むとクリアされます。
2 vid_sync_mode このビットは、入力ビデオフレームがBlankタイミングを使用、またはSyncタイミングを使用しているかを示します。
1 interlaced_detected このビットは、インターレース形式が検出されたかどうかを示します。
0 Status このビットは、入力解像度が変更されたかどうかを示します。
表 157.  Interrupt_Alarm
ビット 名前 説明
14 hfp_alarm_sticky このビットは、リファレンスhfpカウンターが実際のhfpカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
13 hpulse_alarm_sticky このビットは、リファレンスhpulseカウンターが実際のhpulseカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
12 hbp_alarm_sticky このビットは、リファレンスhbpカウンターが実際のhbpカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
11 f0_vfp_alarm_sticky このビットは、リファレンスvfpカウンターが実際のvfpカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
10 f0_vpulse_alarm_sticky このビットは、リファレンスvpulseカウンターが実際のvpulseカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
9 f0_vbp_alarm_sticky このビットは、リファレンスvbpカウンターが実際のvbpカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
8 f1_vfp_alarm_sticky このビットは、リファレンスvfpカウンターが実際のvfpカウンターと一致していないことを示します。このビットを1に設定するとクリアされます。
7 f1_vpulse_alarm_sticky このビットは、リファレンスvpulseカウンターが実際のvpulseカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
6 f1_vbp_alarm_sticky このビットは、リファレンスvbpカウンターが実際のvbpカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
5 video_width_alarm_sticky このビットは、リファレンス・カウンターが実際の幅カウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
4 video_height_alarm_sticky このビットは、リファレンス高さカウンターが実際の高さカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
3 video_frames_alarm_sticky このビットは、リファレンス・フレーム・カウンターが実際のフレームカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
2 video_lines_alarm_sticky このビットは、リファレンス・ライン・カウンターが実際のラインカウンターと一致していないことを示します。クリアするには、このビットを1に設定します。
1 eof_sticky このビットはフレームの終わりを示します。クリアするには、このビットを1に設定します。
0 irq_status_sticky このビットはビデオ解像度の終わりを示します。クリアするには、このビットを1に設定します。
表 158.  Horizontal_sample_count
ビット 説明
31:16 1行あたりの総ピクセル数
15:0 1行あたりのアクティブなピクセル数
表 159.  Active_line_count
ビット 説明
31:16 フィールド0のアクティブな行数
15:0 フィールド1のアクティブな行数
表 160.  Total_line_count
ビット 説明
31:16 フィールド0の合計 (ブランキング + アクティブ) 行数
15:0 フィールド1の合計 (ブランキング + アクティブ) 行数
表 161.  Ref_lock_cfg1
ビット 説明
31:16 ビデオロック信号をアサートするために予想される出力ビデオの高さ
15:0 ビデオロック信号をアサートするために予想される出力ビデオ幅
表 162.  Ref_lock_cfg2
ビット 説明
31:16 ビデオロック信号をアサートする前の連続有効フレーム数
15:0 ビデオロック信号をアサートする前の連続有効ライン数
表 163.  Clk_in_freq_count
ビット 説明
31:0 入力クロック周波数の値 (Hz)
表 164.  Tpg_cfg1_reg
ビット 説明
31:16 カラープレーン#4のピクセル値
15:0 カラープレーン#3のピクセル値
表 165.  Tpg_cfg2
ビット 説明
31:16 カラープレーン#2のピクセル値
15:0 カラープレーン#1のピクセル値
表 166.  Total_fr_pixel_count
ビット 説明
31:0 フレームごとのフルラスター・ピクセルの合計数
表 167.  Total_active_pixel_count
ビット 説明
31:0 フレームごとのアクティブピクセルの合計数
表 168.  Fr_pixel_line_count
ビット 説明
31:16 ラインごとのフルラスター・ブランキング・ピクセル
15:0 フレームごとのフルラスター・ブランキング行
表 169.  Hpulse_count
ビット 説明
31:16

フレームごとのアクティブ行の合計数
15:0 水平 (H) カウンター
表 170.  Hbp_hfp_count
ビット 説明
31:16 水平フロント・ポーチ・カウンター
15:0 水平バック・ポーチ・カウンター
表 171.  F0f1_vfp_count
ビット 説明
31:16 フィールド0の垂直フロント・ポーチ・カウンター
15:0 フィールド1の垂直フロント・ポーチ・カウンター
表 172.  F0f1_vpulse_count
ビット 説明
31:16 フィールド0の垂直リファレンス
15:0 フィールド1の垂直カウンター
表 173.  F0f1_vbp_count
ビット 説明
31:16 フィールド0の垂直バック・ポーチ・カウンター
15:0 フィールド1の垂直バック・ポーチ・カウンター
表 174.  Hpulse_ref
ビット 説明
15:0 水平 (H) リファレンス・カウンター
表 175.  Hbp_hfp_ref
ビット 説明
31:16 水平フロント・ポーチ・リファレンス・カウンター
15:0 水平バック・ポーチ・リファレンス・カウンター
表 176.  F0f1_vfp_ref
ビット 説明
31:16 フィールド0の垂直フロント・ポーチ・リファレンス・カウンター
15:0 フィールド1の垂直フロント・ポーチ・リファレンス・カウンター
表 177.  F0f1_vpulse_ref
ビット 説明
31:16 フィールド0の垂直 (V) リファレンス・カウンター
15:0 フィールド1の垂直 (V) リファレンス・カウンター
表 178.  F0f1_vbp_ref
ビット 説明
31:16 フィールド0の垂直バック・ポーチ・リファレンス・カウンター
15:0 フィールド1の垂直バック・ポーチ・リファレンス・カウンター
表 179.  f0f1_fps_cnt
ビット 説明
31:16

フィールド0で検出された1秒あたりのフレーム数
15:0

フィールド1で検出された1秒あたりのフレーム数
24 対応するアラームがオンで、検出された値がこのレジスターと一致しない場合、IPはスティッキー・ビットをアサートして不一致を示します。
レベル 2 の表題