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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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40.1. Video Timing Generator IPについて
Video Timing Generator IPは、ビデオラスターを定義するリアルタイム信号を提供します。IPは、インターレースとプログレッシブの両方の標準を含む任意のラスターを生成できます。ビルド時に、単一の固定標準を使用して、IPをコンフィグレーションします。オプションのプロセッサー・インターフェイスを使用して、ランタイム時に動的にリコンフィグレーションできます。
並列サポートのピクセル
IPは、1から8の任意の数のピクセルを並列にサポートできます。IPには、ラスターの次元と並列ピクセル数に関する制限はありません。ラスター幅は並列ピクセルの整数倍である必要はありません。
フルラスター出力インターフェイスには、複数のコントロール・ワードがピクセルごとに1つずつ並列に含まれています。IPは個別のコントロール・ワードを設定できるため、任意のラスター幅を正しく出力できます。
Legacy Clocked Video Outputには、複数のF、V、Hがピクセルごとに1つずつ並列に含まれています。IPはF、V、Hを個別に設定できるため、任意のラスター幅を正しく出力できます。
IPはピクセルの整数倍のタイミング・パラメーターを並列で受け入れることができるため、合成されたIPのゲート数が削減されます。
ハード・フレーム・ロック
ハード・フレーム・ロックを使用すると、出力ラスターを外部タイミング・リファレンスに同期することができ、出力をゲンロックするために必要なものになります。
IPは、タイミングパルスまたはタイミングトグルのいずれかを受信できます。IPが外部タイミング信号 (パルスの立ち上がりエッジのみ、トグルの両エッジ) を検出すると、IPは指定されたピクセル位置で出力ラスターを再開します。
外部タイミング信号は、IPとは異なるクロックドメインにある可能性があります。外部タイミング信号の周期にはジッターが含まれる場合があります。IPは、外部タイミング信号が予想されるポイントの周囲に、クロックサイクル数として指定するジッターウィンドウを配置します。このジッターウィンドウが配置される間、IPはラスターを再開しません。
プロセッサー・インターフェイス経由の診断により、ラスターリセットが発生したかどうかが示されます。
再起動するたびに出力タイミング信号に不連続が生じ、SDIなどの相互接続プロトコルが1フレーム無効になります。外部タイミング・リファレンスの周期と生成されたラスター周期が一致しない場合、IPは継続的にリセットされ、出力が表示されなくなります。
ソフト・フレーム・ロック
ソフト・フレーム・ロックを使用すると、出力ラスターは外部タイミング・リファレンスを追跡できますが、出力クロックはピクセルレートにロックされません。例えば、V-by-One相互接続ではピクセル精度のクロックは必要ありません。
IPでは、ランタイム時にラスター全体の高さを自動的に調整することにより、ソフト・フレーム・ロックを実現します。
外部タイミング・リファレンスの発生がラスターの高さに影響を与えるラスターの4つの領域を指定します。
- 無視領域。予想されるタイミング・リファレンスの前後の、全体の高さが変更されない少数の行。
- インクリメント領域。外部タイミング・リファレンスが発生した場合に、IPがラスター全体の高さを1行だけ増加させる、無視領域の後の少数の行。
- デクリメント領域。外部タイミング・リファレンスが発生した場合に、IPがラスター全体の高さを1行だけ減らす、無視領域の前の少数の行。
- ハード・フレーム・ロック。無視、インクリメント、またはデクリメント領域に含まれないラスターの残りの部分。この領域で外部タイミング・リファレンスが発生すると、IPは指定された再開ピクセル位置でラスターを再開します。
図 87. ソフト・フレーム・ロック領域
可変リフレッシュ・レート
可変リフレッシュ・レートをオンにすると、
- ラスターはフレームの終わりで停止し、外部タイミング・リファレンスを (場合によっては無期限に) 待機します。IPが外部タイミング・リファレンスを検出すると、IPはピクセル (0、0) から始まる1つのフレーム全体を生成します。
- IPは、メインラスターが完了した後も、ラスターの行全体を生成し続けます。IPが外部タイミング・リファレンスを確認すると、現在の行全体が完了し、IPはピクセル (0、0) を生成します。
- ハード・フレーム・ロックとソフト・フレーム・ロックは、パラメーターが競合するため、両方をオフにする必要があります。IPが外部タイミング・リファレンスを検出した場合の動作は未定義です。
汎用パルスとトグル
IPは、フレームごとに1回パルスまたはトグルを提供する最大8つの追加出力を生成できます。
これらの汎用信号を、ラスター内の任意の固定ポイントで発生するようにプログラムできます。個別のパラメーターで、パルスの最初と最後のピクセルを指定します。開始ピクセルと終了ピクセルが同じ場合、IPは単一のクロックパルスを生成します。終了ピクセルが定義されたラスターの外側にある場合、信号はフレームごとに1回のトグルになります。