Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

28.4. Mixer IPレジスター

各レジスターは、読み出し専用 (RO) または読み書き (RW) のいずれかです。
表 452.  Mixer IP ParameterizationレジスターソフトウェアAPIでのレジスター名は、必要に応じて INTEL_VVP、INTEL_VVP_CORE、または INTEL_VVP_MIXER のプリフィクスと、オプションの REG サフィックスを付けて表示されます。
アドレス レジスター アクセス 説明
0x0000 VID_PID RO

このレジスターを読み出して、ミキサーの製品IDを取得します。

このレジスターは、常に0x6FA7_0233を返します。
0x0004 VERSION RO

このレジスターを読み出して、インテルがミキサーのビルドに使用するインテルQuartusリリースのバージョン情報を取得します。
0x0008 LITE_MODE RO このレジスターを読み出して、lite modeをオンにするかどうかを判断します。このレジスターは、liteをオフにすると0を返し、liteをオンにすると1を返します。
0x000C DEBUG_ENABLED RO このレジスターを読み出して、Debug featuresがオンになっているかどうかを判断します。RWとして指定された他のレジスターへの読み出しにより、レジスターに最後に書き込んだ値または未定義の値が返された場合、このレジスターは1を返します。
0x0010 PIXELS_IN_PARALLEL RO このレジスターを読み出して、IPが出力で4:4:4クロマ・サンプリングをサポートしているかどうかを判断します。
0x0014 NUM_LAYERS RO このレジスターを読み出して、IPが出力で4:2:2クロマ・サンプリングをサポートしているかどうかを判断します。

0x0018 + (n-1)*8

LAYER_n_SUPPORTED_BLEND_MODES RO 戻り値を読み出します。
0x001C+ (n-1)*8 LAYER_n_RESTRICTED_OFFSETS RO このレジスターを読み出して、制限付きオフセットが層 n (1 <= X <= 7) に対してオンになっているかどうかを判断します。制限付きオフセットがオンの場合は1を返し、それ以外の場合は0を返します。
0x0060から0x011F - - 未使用
表 453.  Mixer IPのコントロールおよびデバッグレジスター詳細については、制御パケットを参照してください。これらのレジスターに格納されている値を読み出すには、Debug featuresをオンにする必要があります。Debug featuresをオフにしてこれらのレジスターを読み出すと、未定義のデータが返されます。唯一の例外は STATUS レジスターで、その値はいつでも読み出すことができます。
アドレス レジスター アクセス 説明
ライト フル
0x0120 IMG_INFO_WIDTH RW RO

liteをオンにするときは、このレジスターを使用して、受信ビデオフィールドの予想される幅を設定します。

liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出した幅を返します。

0x0124 IMG_INFO_HEIGHT RW RO

liteをオンにすると、このレジスターを使用して、受信ビデオフィールドの予想される高さを設定します。

liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出した高さを返します。

0x0128 IMG_INFO_INTERLACE

-

 RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出したインターレース・ニブルを返します。ライトモードではありません。
0x012C Reserved - - 予約済み
0x0130 IMG_INFO_COLORSPACE - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出したカラースペースを返します。ライトモードではありません。
0x0134 IMG_INFO_SUBSAMPLING RW RO

liteをオンにすると、このレジスターを使用して、受信ビデオフィールドの予想されるクロマ・サンプリングを設定します。

liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出したサブサンプリングを返します。ライトモードではありません。

0x0138 IMG_INFO_COSITING - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出したコサイティングを返します。ライトモードではありません。
0x013C IMG_INFO_FIELD_COUNT - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、ミキサーが画像情報パケット内の情報から導出したフィールドカウントを返します。ライトモードではありません。
0x012Cから0x013C - - - 未使用
0x0140 STATUS RO

ビット0: Statusビット。

1はミキサーがビデオフィールドを処理しており、それ以外の場合は0を示します。

Lite modeをオフにした場合、

ビット1: Pending register updates ビット

出力サンプリング・レジスター (0x0148) に書き込みを行うと、IPは the pending register updates ビットを上げ、リサンプリング設定に対する未処理の変更を示します。

IPは、COMMIT レジスターへの書き込み後の次のフィールド境界でこのビットを下げます。

ビット [14:8]: レイヤー実行ビット。

オーバーレイ層ごとに1ビット (レイヤー1以降)。IPが現在のベースレイヤー・フレームのレイヤーnを表示または消費する場合、ビットn+7 は1を返します。

0x0144 COMMIT RW lite modeをオフにした場合のみ。レジスターマップによるミキサー設定への変更は、このレジスターへの書き込みが発行されるまで保留されます。書き込む値は重要ではありません
0x0148 + (n-1)*0x1C LAYERn_MODE RW レイヤーnの層のイネーブルモードを設定するには、このレジスターに書き込みます。
0x014C + (n-1)*0x1C LAYERn_BLEND_MODE RW レイヤーnのブレンドモードを設定するには、このレジスターに書き込みます。
0x0150 + (n-1)*0x1C

LAYERn_STATIC_ALPHA

RW レイヤーnの静的アルファ値を設定するには、このレジスターに書き込みます。
0x0154 + (n-1)*0x1C

LAYERn_H_OFFSET

RW レイヤーnの水平オフセットを設定するには、このレジスターに書き込みます。
0x0158 + (n-1)*0x1C LAYERn_V_OFFSET RW レイヤーnの垂直オフセットを設定するには、このレジスターに書き込みます。
0x015C + (n-1)*0x1C

LAYERn_WIDTH

RW レイヤーnのフィールド幅を設定するには、このレジスターに書き込みます。lite modeをオンにした場合のみです。
0x0160 + (n-1)*0x1C LAYERn_HEIGHT RW レイヤーnのフィールド高さを設定するには、このレジスターに書き込みます。lite modeをオンにした場合のみです。

レジスタービットの説明

表 454.  VID_PID
名前 ビット 説明
ミキサーのバージョンIDと製品ID 31:0 このレジスターは、常に0x0000_0233を返します。
  • 15:0は製品IDであり、常に0x0233を返します。
  • 31:16はベンダーIDであり、常に0x6AF7を返します。
表 455.  VERSION
名前 ビット 説明
Lite mode parameterization bit 7:0 レジスターマップ・バージョン。0x01を返します。
QPDS patch revision 15:8 0x00を返します。
QPDS update revision 23:16 リリースごとに更新されます。21.4の場合、0x04を返します。
QPDS major revision 31:24 リリースごとに更新されます。21.4の場合、0x15を返します。
表 456.   LITE_MODE
名前 ビット 説明
Lite mode parameterization bit 31:0 ライトモードをオンにすると1を返し、それ以外の場合は0を返します。
表 457.  DEBUG_ENABLED
名前 ビット 説明
Debug features parameterization bit 31:0 デバッグ機能をオンにすると1を返し、それ以外の場合は0を返します。
表 458.  PIXELS_IN_PARALLEL
名前 ビット 説明
Pixels in parallel 31:0 クロックサイクルごとに処理されるピクセル数を返します。
表 459.   NUM_LAYERS
名前 ビット 説明
Number of layers 31:0 ミキサーレイヤー (ベースレイヤーを含む) の数を返します。
表 460.  LAYER_n_SUPPORTED_BLEND_MODES
名前 ビット 説明
Layer n supported blend modes 31:0 ブレンディングなし (不透明なオーバーレイのみ) の場合は0、静的アルファとのブレンドの場合は1、ストリーム内アルファ値を使用したピクセルごとのブレンドの場合は2、静的アルファとピクセルごとのアルファ間のランタイム切り替えの場合は3を返します。
表 461.  LAYER_n_RESTRICTED_OFFSETS
名前 ビット 説明
Layer n restricted offsets 31:0 レイヤーnの水平オフセットを並列ピクセルの整数倍に制限する必要がある場合は1を返し、それ以外の場合は0を返します。
表 462.  IMG_INFO_WIDTH
名前 ビット 説明
Width bits 15:0

ライトモードをオンにする場合は、このレジスターに書き込んで、受信ビデオフィールドの予想される幅を設定します。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から width-1 フィールドを返し、1を加算して width の値を返します。

unused 31:16 未使用
表 463.  IMG_INFO_HEIGHT
名前 ビット 説明
Height bits 15:0

ライトモードをオンにする場合は、このレジスターに書き込んで、受信ビデオフィールドの予想される高さを設定します。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から height-1 フィールドを読み出し、1を加算して height の値を返します。

unused 31:16 未使用
表 464.   IMG_INFO_INTERLACE
名前 ビット 説明
IntlaceNibble bits 3:0

ライトモードをオンにすると、このレジスターは機能しなくなります。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から intlaceNibble フィールドを返します。

unused 31:4 未使用
表 465.  IMG_INFO_COLORSPACE
名前 ビット 説明
CSP code bits 6:0

ライトモードをオンにすると、このレジスターは機能しなくなります。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から7ビット CSP フィールドを返します。

unused 31:7 未使用
表 466.  IMG_INFO_SUBSAMPLING
名前 ビット 説明
SubSa code bits 1:0

ライトモードをオンにする場合は、このレジスターに書き込んで、受信ビデオフィールドの予想されるクロマ・サンプリングを設定します。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から SUBSA フィールドを返します。

unused 31:2 未使用
表 467.  IMG_INFO_COSITING
名前 ビット 説明
Cosite code bits 1:0

ライトモードをオンにすると、このレジスターは機能しなくなります。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から COSITE フィールドを返します。

unused 31:2 未使用
表 468.   IMG_INFO_FIELD_COUNT
名前 ビット 説明
Count bits 6:0

ライトモードをオンにすると、このレジスターは機能しなくなります。

ライトモードをオフにしてデバッグ機能をオンにすると、このレジスターは最後に受信した image information packet から7ビットの FIELD_COUNT フィールドを返します。

unused 31:7 未使用
表 469.  STATUS
名前 ビット 説明
Status bit 0 1はミキサーがビデオフィールドを処理していることを意味し、それ以外の場合は0を示します。
Pending register updates bit 1 1はミキサーにペンディング中の更新があることを意味し、それ以外の場合は0 (フルモードのみ) を意味します。
unused 7:2 未使用
Layer running bits 14:8 ベースレイヤーのこのフィールドの表示または消費のためにレイヤーnをオンにする場合、ビット7+n = 1。
unused 31:15 未使用
表 470.  COMMIT
名前 ビット 説明
unused 31:0 未使用
表 471.  LAYERn_MODE
名前 ビット 説明
Layer n enable bit 0 レイヤーnのホスト有効ビット (1 <= n <=7)。レイヤーn の入力をディスエーブルするには、0に設定します。IPはレイヤーnの TREADY 信号をLowに保持し、データを受け入れません。1に設定すると、ビット1および2の消費およびソフトスタート設定に従って、レイヤーnの入力がイネーブルになります。
Layer n consume bit 1 レイヤーnからの入力をオーバーレイされた出力ビデオに表示する必要がある場合は、0に設定します。レイヤーnからの入力ビデオを表示せずに消費するには、1に設定します。IPは、ビット0が1に設定されている場合にのみ、このビットの値を考慮します。
Layer n soft start bit 2 現在のフレームを開始する前に、内部ミキサーロジックがレイヤーn上の有効なデータを待機する必要がある場合は、0に設定します。各出力フィールドの開始時にペンディング中のビデオデータがないときに、内部ミキサーロジックがレイヤーnを自由に無視できる場合は、1に設定します。このレジスターに対する最後の更新以降、IPがレイヤーnから1つのフィールドを受け入れると、ソフトスタート・ビットは無視されます。内部ミキサーロジックは、各出力フィールドに進む前に、レイヤーnでデータが使用可能になるまで常に待機します。IPは、ビット0が1に設定されている場合にのみこの値を考慮します。
unused 31:3 未使用
表 472.  LAYERn_BLEND_MODE
名前 ビット 説明
Layer n blend mode 1:0 レイヤーnのブレンドモード。レイヤーnを表示しない場合は0、ブレンドなしのオーバーレイの場合は1、レジスターマップからの静的アルファを使用したブレンドの場合は2、バンド内アルファ値を使用したピクセルごとのブレンドの場合は3を書き込みます。ブレンドモードをランタイム時に選択できるようにするには、ハードウェア・パラメーター・セットでイネーブルする必要があります。
unused 31:2 未使用
表 473.  LAYERn_STATIC_ALPHA
名前 ビット 説明
Layer n static alpha カラーごとのビット数-1:0 レイヤーnの静的アルファ値
unused カラーごとに31:ビット 未使用
表 474.   LAYERn_H_OFFSET
名前 ビット 説明
Layer n horizontal offset 15:0 レイヤーnの水平オフセット
unused 31:16 未使用
表 475.  LAYERn_V_OFFSET
名前 ビット 説明
Layer n vertical offset 15:0 レイヤーnの垂直オフセット
unused 31:16 未使用
表 476.  LAYERn_WIDTH
名前 ビット 説明
Layer n field width 15:0 レイヤーnのフィールド幅。ライトモードのみ
unused 31:16 未使用
表 477.  LAYERn_HEIGHT
名前 ビット 説明
Layer n field width 15:0 レイヤーnのフィールド高さ。ライトモードのみ。
unused 31:16 未使用
レベル 2 の表題