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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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35.3. Video and Vision Monitor IPの機能の説明
Intel FPGA Streaming Videoインターフェイス・プロトコルのフルバリアントを使用する場合、Video and Vision Monitor IPは、受信ビデオストリームで画像情報パケットを検索します。IPは画像情報パケットをデコードし、レジスターマップ経由で受信した最後の画像情報パケットの内容を生成します。画像情報パケットは、各受信ビデオフレームの予想解像度も指定します。IPは、各ラインのピクセル数と各フレームのライン数をカウントします。これらのカウンターの値と予想フレームサイズに基づいて、IPは予想サイズに一致するフレーム数と一致しないフレーム数をカウントします。また、IPは、後続のフィールド終了パケットが破損フレームフラグをアサートするフレーム数もカウントします。IPは、レジスターマップ経由でこれらすべての値を報告します。レジスターマップのアドレスに書き込むことで、いつでもフレーム数をリセットできます。
Intel FPGA Streaming Videoインターフェイス・プロトコルのライトバリアントには、受信ストリームに予想されるフレームサイズの詳細を提供する画像情報パケットがありません。この情報は、レジスターマップを介して提供する必要があります。ライトバリアントにはフィールド終了パケットもないため、このカウンターはLite modeがオンになっています。これらの違いを除けば、IPの動作はプロトコルのフルバリアントと同じです。
IPとそのインターフェイスが並列に1つのピクセルに対してパラメーター化されている場合、IPは各ラインのピクセル数を正確にカウントできます。Intel FPGA Streaming Videoプロトコルでは、インターフェイスが並列に複数のピクセルに対してパラメーター化されている場合、各パケットの最終データ ビートでピクセルが未使用であることは示されません。したがって、並列ピクセル数が1より大きい場合、IPは各ラインのピクセル数を正確にカウントできません。IPはパケット内のデータのビート数をカウントし、この値に基づいてピクセル数の上限と下限を提供します。
平行ピクセル数 x (データビート数-1) + 1 <= ピクセル数 <= 平行ピクセル数 x データビート数
IPは、2行の長さの値をレジスターマップに報告します。
- 最新フレームのラインパケット内の最小ピクセル数。各ラインのピクセル数の下限カウントから取得されたものです。
- 最新のフレームのラインパケット内の最大ピクセル数。各ラインのピクセル数の上限カウントから取得されたものです。
IPが1ピクセルずつ並列にパラメーター化されている場合、指定された寸法に一致するフレームでは、報告された幅の値は両方とも指定された幅と一致します。IPが複数のピクセルずつ並列にパラメーター化されている場合、最大および最小の線の長さの値は異なります。ただし、サイズに一致するフレームでは、次の制約に従います。
予想される幅 – 平行ピクセル数 < 最小幅 <= 予想される幅
予想される幅 <= 最大幅 < 予想される幅 + 平行ピクセル数
IPは、各フレームが予想される寸法に一致する必要があるかどうかを判断するときに、これらの制約をチェックします。