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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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3.4. ストール動作とエラー回復
ビデオおよびビジョン・プロセシングIPは、データを継続的に処理しません。フロー制御されたストリーミング・インターフェイスを使用するため、内部計算を実行している間データをストールできます。
メタパケットの処理中に、フルバリアントIPが頻繁にストールし、クロックサイクルごとに読み出しまたは書き込みが1回未満になる可能性があります。データ処理中、IPは通常、クロックサイクルごとに1つの入力または出力を処理します。IPにはいくつかのストールサイクルがあります。通常、ストールサイクルは、データパケット間およびフィールド間の内部計算のためのものです。ストールすると、IPは入力の tready をLowに駆動して、データを受信する準備ができていないことを示します。ストールされた状態で費やされる時間は、IPとそのパラメーター設定によって異なります。一般に、データパケット間は数サイクル、フレーム間はさらに数サイクルです。
必要なときに入力でデータが使用できない場合、IPはストールし、データを出力しません。
IPが tlast 信号または TUSER[0] ストローブを予期せず (早くまたは遅く) 受信すると、エラーから回復し、次の有効なパケット (制御またはデータ) に備えます。
エラーは、次の3つのカテゴリーのいずれかに分類されます。
- 基礎となるAXI4-Sプロトコルの低レベルの違反
- インテルFPGAストリーミング・ビデオ・プロトコルの違反
- インテルFPGAストリーミング・ビデオ・プロトコルの高レベルの違反
低レベルのプロトコル違反 (TLAST がゼロでスタックする、TVALID または TREADY ハンドシェイク・フォールトなど) によりシステム障害が発生し、場合によってはロックアップが発生します。IPには、これらの違反から保護するメカニズムがありません。
インテルFPGAストリーミング・ビデオ・プロトコル違反には、以下が含まれます。
- IPが不正な制御パケットを受信すると、未定義の動作が発生し、システムのロックアップが発生する可能性があります。
- ピクセルパッキングが正しくないビデオパケットはIPによって正常に処理されますが、出力データは正しくないか、正しくパッキングされていない可能性があります。
高レベルのエラー例は、次のとおりです。
- データパケットのパケット終端での早いまたは遅い TLAST シグナリング (ラインが予想より短い、または長い場合)
- フレームの開始をマークする早いまたは遅い TUSER[0] (フレームに含まれるラインが予想よりも少ない、または多い場合)
実行中のシステムでは、これらの高レベルのエラーが発生することがあります。したがって、IPは無効なビデオフィールドを受け入れ、仕様に違反することなくそれらのフィールドを生成することもできます。