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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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29.1. Parallel Converter IPのピクセルについて
インテルFPGAストリーミング・ビデオ・プロトコルを使用すると、複数のピクセルを1つのクロックサイクル (ビート) で送信できます。インターフェイスが1ビートあたりに送信するピクセル数 (並列ピクセル) は、インターフェイスの固定プロパティーです。 IPでは、入力インターフェイスでの並列ピクセルの1つの値を、出力インターフェイスでの並列ピクセル数のより高いまたはより低い数に変換します。このIPは、入力インターフェイスと出力インターフェイスの両方で1から8の間の任意の数のピクセルを並列でサポートし、可能なすべての変換をサポートします。
データレートの管理を支援するために、IPにはデータパス上のFIFOバッファーのオプションが含まれています。並行してピクセルを下げる変換の場合、IPは変換ロジックの前に、入力インターフェイスにFIFOバッファーを配置します。ピクセルを並行して増加させる変換の場合、IPは変換ロジックの後に出力インターフェイスにFIFOバッファーを配置します。パラメーターは、FIFOバッファーのシングルクロック・モードまたはデュアルクロック・モードを選択します。デュアルクロック・モードを選択すると、入力インターフェイスと出力インターフェイスを異なるクロックドメインで実行できます。
あらゆる場合において並列変換でピクセルを正しく実装するには、IPが各ビデオラインにピクセルが何個あるかを認識する必要があります。この情報がないと、IPは各ビデオライン・パケットの最終ビートで有効な並列ピクセルの数を把握できません。インテルFPGAストリーミング・ビデオ・プロトコルのフルバリアントで使用するようにIPを設定すると、ビデオストリームに含まれる画像情報パケットからこの情報を直接取得できます。IPには、その情報にアクセスするためのレジスターマップや制御エージェント・インターフェイスの要件はありません。プロトコルのライトバリアント用にコンフィグレーションする場合、ビデオストリームには画像情報がないため、制御エージェント・インターフェイスを介してレジスターマップを通じてライン長を指定する必要があります。プロトコルのライトバリアントの使用を選択すると、制御エージェント・インターフェイスが自動的にイネーブルになります。