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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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30.3.1. 係数の選択
Scaler IPにポリフェーズ・スケーリングを選択した場合、スケーリング・フィルターが使用する係数がメモリーから読み出されます。 このメモリーの内容は定義する必要があります。 Horizontal coefficient functionパラメーターと Vertical coefficient functionパラメーターで固定の水平係数セットと垂直係数セットを指定するか、 Update coefficients at runtimeをオンにします。Update coefficients at runtimeをオンにすると、係数メモリーに任意の値を書き込むことができます。使用する明確に定義された係数セットがすでにある場合は、必要なフィルタータップ数と位相を選択できるスケーラーの柔軟性により、これらを続行できます。スケーリングを初めて使用する場合は、係数の選択に関する次のガイダンスをご覧ください。
一般に、IP がフィルターフェーズ0に書き込む一連の係数は、タップ のピクセル値に与えられる出力ピクセル値の生成において最も重み付けされたローパスフィルターを生成します。関数の中心はタップ です。IPが他のフェーズに書き込む係数は、この関数の位相シフトバージョン (よって、各係数アドレスの名前はフェーズ) となり、関数は後続のフェーズごとにピクセルの1/ num_of_pixels だけシフトされる点に中心を置きます。
図 63. 3つの異なるフェーズでの2ローブLanczos関数この図では、関数が段階的に位相シフトされて各スケーリング・フィルター位相の係数が作成される例を示しています。この図は4タップフィルターを示しており、タップはx軸上に表示されます。
Lanczos関数は、スケーリング係数を定義する一般的な関数です。Lanczos関数は基本sinc関数であり、sinc関数の主ローブをウィンドウ関数として使用して、基本sincの所定の数のローブを保存します。 関数の特定のバリアントを参照する場合、通常、ローブの数がLanczosに追加されるため、2つのローブが保存されるLanczos関数はLanczos2と呼ばれます。N 個のローブが保存される場合、LanczosN関数は次のように定義されます。
方程式 8. 係数選択の方程式
LanczosN 係数を使用する場合、インテルでは、アップスケールおよびダウンスケールのときに次のタップ数でスケーラーフィルターをコンフィグレーションすることをお勧めします。
- アップスケール: 2 × N
- ダウンスケール:
Lanczos関数のローブの数は、フィルターの周波数応答に影響し、結果として生成される画像の品質に影響します。一般に、ローブの数が少ないLanczos関数は、周波数応答が柔らかくなり、結果として得られる画像のエッジのぼやけが大きくなります。ただし、エッジのすぐ近くの領域でリンギング・アーティファクトが発生するリスクは低くなります。逆に、ローブの数が多いLanczos関数は、エッジがシャープになりますが、リンギング・アーティファクトが多くなります。Lanczos2は、ぼやけの最小化リンギングの最小化の適切な妥協点となりますが、Lanczos3またはLanczos4を試して独自の判断を下すことができます。ローブの数が多いほど、フィルターを正しく実装するためにデザインに必要なフィルタータップ (したがって、FPGAデバイスリソース) が多くなります。大規模なダウンスケールの場合は、Lanczos1係数を試してください。