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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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42.2. デザイン・セキュリティーの考慮
ビデオおよびビジョン・プロセシングIPに基づいてシステムをデザインする際は、最終デザインのセキュリティー・レビューを必ず実施して、セキュリティー目標を満たしていることを確認してください。
これらの予防措置は、運用システムまたは展開済みシステムに適用できます。すべての予防措置がすべてのデザインまたはIPに適用されるわけではありません。
- デザインからJTAGインターフェイスを削除します。
- ビデオデータの整合性を保証するには、フレームバッファーに割り当てられたメモリーへのアクセスを制限します。
- メモリー領域へのアクセスを制御して、デザイン内の他のIPによる不正なトランザクションや破損を防ぎます。
- I²Cインターフェイス経由でIPが正しくコンフィグレーションされ、入力ビデオが有効であることを確認します。
- インテルQuartus Primeに組み込まれているセキュリティー機能を使用して、デザインのビットストリームを保護します。
- デザインのARMプロセッサーのパスワードをイネーブルします。
- 開発キットポートを通じてデザインへのアクセスを保護します。
- Signal Tapなどのツールによるデバッグアクセスを制限します。
- SDカード、FPGAビットストリーム、DDRメモリーデバイス内の情報を暗号化します。
- 格納されたビデオデータにセキュリティー機能を適用します。
- HDCP暗号化方式の使用を検討してください。
- 独自のデザインのブートシーケンスとブート・セキュリティーの側面を考慮してください。
- インテルのFPGAビットストリーム暗号化テクノロジーを実装して、製品のFPGAデザインコンテンツをさらに保護します。FPGAビットストリーム暗号化テクノロジーの詳細については、インテルFPGAでのデザイン・セキュリティー機能の使用を参照してください。