Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー 外部メモリーのメモリー空間割り当て 外部メモリーへの帯域幅 Warp IPのメモリー・トラフィックの合計 ビデオストリームのピークメモリー帯域幅の概算 係数ストリームのピークメモリー帯域幅の概算 キャッシュロードのピークメモリー帯域幅の概算 メモリー・インターフェイス帯域幅の要件 メモリーへのアクセスを共有するシステムの例 メモリーへのアクセスを共有する複数のWarp IP
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

41.3.4. Warp IPの外部メモリー

IPは、外部メモリーの2つの別々の領域にアクセスする必要があります。1つは入力および出力ビデオバッファー用、もう1つは係数テーブル用です。Warp Software APIを実行するプロセッサー・システムは、係数テーブルにアクセスできる必要がありますが、バッファー領域にアクセスする必要はありません。

外部メモリーのメモリー空間割り当て

表 832.  Warp IPのビデオバッファーのメモリー領域 - 最大使用量この表は、Use easy warpをオフにし、Use single memory bounceをオフにした場合に、ビデオバッファー領域のWarp IPによって外部メモリーに必要なスペースの量を定義します。このスペースは、システムで処理される画像のサイズによって異なります。これは、Memory frame buffer sizeパラメーターによって定義されます。合計6つのバッファー (入力4つと出力2つ) にはスペースが必要です。
バッファースペースのコンフィグレーション 領域サイズ (MB) 必要なメモリー領域 アライメント (倍数)
Sdバッファーサイズ (1024x1024) 24 0x0180_0000 0x0200_0000
HDバッファーサイズ (2048x2048) 96 0x0600_0000 0x0800_0000
UHDバッファーサイズ (4096x4096) 384 0x1800_0000 0x2000_0000
表 833.   Warp IPのビデオバッファーのメモリー領域 - 使用量の削減

この表では、Use easy warpをオンにした場合、またはUse single memory bounceをオンにした場合に、ビデオバッファー領域用にWarp IPによって外部メモリーに必要なスペースの量を定義しています。このスペースは、システムで処理される画像のサイズによって異なります。これは、Memory frame buffer sizeパラメーターによって定義されます。合計4つのバッファーにスペースが必要です。

バッファースペースのコンフィグレーション 領域サイズ (MB) 必要なメモリー領域 アライメント (倍数)
SDバッファーサイズ (1024x1024) 16 0x0100_0000 0x0100_0000
HDバッファーサイズ (2048x2048) 64 0x0400_0000 0x0400_0000
UHDバッファーサイズ (4096x4096) 256 0x1000_0000 0x1000_0000

IPは、構造体の ram_addr 要素を使用して、フレームバッファーに割り当てられたメモリー領域のベースアドレスをソフトウェアAPIに渡します。

係数テーブルが必要とするメモリー領域は、ワープエンジンの数、画像の解像度、およびワープの種類に関連します。IPは、Use easy warpをオフにした場合にのみ、このメモリー領域を必要とします。

表 834.  Warp IPの係数テーブルのメモリー領域表は、エンジンごとの係数テーブルにおけるメモリー領域の最大サイズを示しています。
ワープエンジン 領域サイズ (MB) 必要なメモリー領域 アライメント (倍数)
1 16 0x0100_0000 0x0100_0000
2 32 0x0200_0000 0x0200_0000

外部メモリーへの帯域幅

Warp IPから外部メモリーへのインターフェイスのパフォーマンスは、Warp IPを使用するシステムが正しく動作するために重要です。

Warp IPは、かなりの量のメモリー・トラフィックを生成します。外部メモリーとの間でやり取りされるビデオストリームは最大4つです。さらに、各エンジンには係数テーブルにアクセスするための読み出しストリームが3つあります。これらすべてのストリームが組み合わさって、Warp IPのメモリーアクセスが複雑になります。ストリームは、DDR4などのメモリーにアクセスするときに得られる効率に影響します。

Warp IPメモリー・コントローラーは、これらの複雑なアクセスパターンによって生じる潜在的な非効率性を軽減します。すべての読み出しおよび書き込みアクセスに8ビートのバースト長を使用して、DDR4メモリーのバースト・パフォーマンスを向上させます。また、個々の読み出しおよび書き込みバーストをまとめてクラスター化し、DDR4インターフェイスでの読み出しおよび書き込みターンアラウンド・デッド・タイムに関する問題の一部を排除します。

これらのメモリー・アクセス・パターンは、適用する画像変換によって異なります。一部の複雑な画像変換では、スキップ領域機能によってメモリー・トラフィックが削減される場合があります。Use single memory bounceがオフの場合、生成されたメモリー・トラフィックの最も悪いの変換の1つは、入力ピクセルと出力ピクセルの間に1:1のマッピングを与えるユニティーワープです。Use single memory bounceがオンの場合、メモリー・トラフィックは変換の垂直方向の圧縮量に比例します。垂直方向の変換における圧縮量が高くなるほど、メモリー帯域幅も高くなります。

Warp IPの動作は、システム内のDDR4メモリーの唯一のユーザーである場合に予測しやすくなります。システム内のDDR4メモリーの高帯域幅ユーザーをWarp IPのみにしてください。他の高帯域幅アクセスがWarp IPと同時にメモリーに対して行われる場合、相互作用によってパフォーマンスに悪影響が及ばないようにしてください。

Warp IPのメモリー・トラフィックの合計

Warp IPの3つの異なるコンフィグレーションは、外部メモリーへの接続方法に影響し、したがって合計メモリー・トラフィックに影響します。

  • Use easy warpがオンの場合
  • Use easy warpはオフ、Use single memory bounceはオンまたはオフの場合
図 106. 外部メモリーのデータストリーム

この図では、IPが使用するすべての可能なデータストリームの概略図を示しています。Use easy warpおよびUse single memory bounceの設定に応じて、IPはこれらのストリームのすべてを必要としません。

表 835.  さまざまなコンフィグレーションのアクティブ・データ・ストリーム

この表では、さまざまなコンフィグレーション設定に対して、どの外部メモリーのデータストリームがアクティブになるかを示しています。
データストリーム Use easy warpがオン Use single memory bounceがオン Use single memory bounceがオフ
入力ビデオ アクティブ アクティブ アクティブ
キャッシュロード   アクティブ アクティブ
ワープされた画像     アクティブ
係数の読み出し   アクティブ アクティブ
出力ビデオ アクティブ   アクティブ

各データストリームの帯域幅は、次のとおりです。

  • ビデオストリーム (入力ビデオ、ワープ画像、出力ビデオ)
  • 係数ストリーム (係数読み出し)
  • キャッシュロード (ビデオストリームの拡大バージョン)

ビデオストリームのピークメモリー帯域幅の概算

この式では、ワープを通過するビデオストリームのピーク帯域幅 (ビット/秒) を計算します (number_of_linesにはブランキングが含まれます)。データの各ピクセルは、32ビット・ワードとして外部メモリーとの間で転送されます。

ピーク帯域幅 = 32 * 1行あたりのピクセル数 * 行数 * フレームレート

表 836.  ビデオ・ストリーム・メモリー帯域幅の例

この表では、さまざまな解像度とフレームレートにおけるビデオストリームあたりのピークメモリー帯域幅を示しています。
解像度 フレームレート (fps) ピーク・データ・レート (Gbps)
3840x2160 (2250行) 60 16.6
3840x2160 (2250行) 30 8.3
1920x1080 (1125行) 60 4.2

係数ストリームのピークメモリー帯域幅の概算

係数ストリームに必要なメモリー帯域幅は、ビデオストリームの9%と概算できます。

表 837.  係数ストリームのメモリー帯域幅の例

この表では、さまざまな解像度とフレームレートにおけるストリームごとのピークメモリー帯域幅を示しています。
解像度 フレームレート (fps) ピーク・データ・レート (Gbps)
3840x2160 60 1.5
3840x2160 30 0.75
1920x1080 60 0.4

キャッシュロードのピークメモリー帯域幅の概算

キャッシュロード用にIPが必要とするメモリー帯域幅は、IPが適用するワープ変換と密接に関係しています。メモリー帯域幅は、標準ビデオストリームに必要な帯域幅に比例します。また、Use single memory bounceによっても影響を受けます。

Use single memory bounceがオフの場合、キャッシュロードに必要なワーストケースの場合の帯域幅は1:1またはユニティーワープで発生し、通常のビデオストリームよりも約25%高くなります。ユニティーワープは帯域幅の上限を与えます。他の変換では、より低い値が得られます。

Use single memory bounceがオンの場合、IPが実行する変換での垂直圧縮の量は、キャッシュロードに必要な帯域幅に影響します。1:1またはユニティーワープには、1:1の垂直圧縮があります。結果として得られるキャッシュロード帯域幅は、標準ビデオストリームの帯域幅と同等になります。対照的に、53度の垂直キーストーン・ワープでは、一部の領域で垂直圧縮が2:1に近づきます。このワープの最大キャッシュ ロード帯域幅は、標準ビデオストリーム帯域幅の2倍です。2:1の比率は、推奨される動作のキャッシュロード帯域幅の上限を提供します。

推奨される2:1の圧縮制限は、出力ピクセルを生成する際にバイキュービック・ピクセル補間プロセスで行われるローパス・フィルタリングの制限によります。ただし、圧縮率が2:1を超える変換を生成することもできます。これによって、シングル・メモリー・バウンスのメモリー帯域幅に影響が及び、最終的な画質が低下する可能性があります。

メモリー・インターフェイス帯域幅の要件

表 838.  メモリー・インターフェイス帯域幅の要件 – Easy Warpこの表では、Use easy warpがオンに設定されている場合の、解像度とフレームレートにわたるバースト・データレートのスケーリングを示しています。Use easy warpがオンの場合、2つのビデオストリームを使用してメモリー帯域幅を概算できます。
解像度 フレームレート (fps) 最大バースト・データレート (Gbps)
3840x2160 60 34
3840x2160 30 17
1920x1080 60 8.5
表 839.  メモリー・インターフェイス帯域幅の要件 – シングル・メモリー・バウンスこの表では、Use single memory bounceがオンになっている場合の、解像度とフレームレートにわたるバースト・データレートのスケーリングを示しています。キャッシュロードのデータレートは2:1の垂直圧縮率を想定しており、ワーストケースの数値が得られます。Use single memory bounceがオンの場合、1つのビデオストリーム、係数ストリーム、およびキャッシュロード・ストリーム (標準ビデオストリームの帯域幅の2倍の上限) を使用してメモリー帯域幅を概算できます。
解像度 フレームレート (fps) 最大バースト・データレート (Gbps)
3840x2160 60 51.3
3840x2160 30 25.7
1920x1080 60 8.5
表 840.  メモリー・インターフェイス帯域幅の要件 - ダブル・メモリー・バウンスこの表では、Use single memory bounceがオフの場合の、解像度とフレームレートにわたるバースト・データレートのスケーリングを示しています。キャッシュロードのデータレートは1:1ワープ変換を想定しており、ワーストケースの数値が得られます。3つのビデオストリーム、係数ストリーム、およびキャッシュロード・ストリーム (標準ビデオストリームの帯域幅を25%上回るオーバーヘッドあり) を使用して、メモリー帯域幅を概算できます。
解像度 フレームレート (fps) 最大バースト・データレート (Gbps)
3840x2160 60 72
3840x2160 30 36
1920x1080 60 18

インテルは、これらのバースト・データレートをIPのメモリー・インターフェイスに参照します。使用可能な合計データレートは、インターコネクト・ファブリックのパフォーマンスやメモリー・コントローラーの効率など、IP以外の他の要因の影響を受けます。

メモリーへのアクセスを共有するシステムの例

このシステム例でのWarp IPは、UHDフレームを60 fpsで処理するシステム内のフレームバッファーとDDR4インターフェイスを共有します。システムは、DDR4 EMIFがDDR4メモリーへの2,133 MHzインターフェイスを実行するインテルArria 10 GX開発キットで実行されます。このシステムには、プロセッサー、フレームバッファー読み出し、フレームバッファー書き込み、およびワープという、メモリーにアクセスする4つのメモリーマップド・ホストがあります。

図 107. ワープおよびビデオ・フレーム・バッファーのプラットフォーム・デザイナーこの図では、Frame Buffer IIコンポーネントがWarp IPを使用してDDR4 EMIFへのアクセスを共有しているプラットフォーム・デザイナーの接続を示しています。Frame Bufferは、Warp IPと同じビデオ処理パイプラインの一部です。よりわかりやすくするために、この図ではAvalonメモリーマップド・インターフェイスのみを示しており、また、Show Arbitration Sharesがオンになっています。

このシステムを機能させるには、

  • 読み出しと書き込みに32ビートのバーストを使用するようにFrame Bufferをコンフィグレーションします。
  • 256の読み出しおよび書き込みFIFO深度を使用するようにFrame Bufferをコンフィグレーションします。
  • Warp IPを優先して、DDR4 EMIFのフロントエンドでのアービトレーションの重み付けを16:1に設定します (mm_vfb_bridge コンポーネントを介して接続されたプロセッサーおよびフレームバッファーの読み出しおよび書き込みインターフェイスとの比較)。
  • Avalonメモリーマップド・ポートのパイプライン転送セクションのMaximum pending read transactionsパラメーターを8に設定します。
  • DDR4 EMIFのフロントエンドにあるドメインのLimit interconnect pipeline stages toを4に設定します。この制限は、メモリー・インターフェイスのクロックドメインでタイミングを満たします。

プロセッサーからのメモリーアクセスは、システムの残りの部分のパフォーマンスに悪影響を与える可能性があります。パフォーマンスに影響がある場合は、フレームバッファーの読み出しおよび書き込みインターフェイスを優先して、mm_vfb_bridge コンポーネントのアービトレーションの重み付けを1:2:2以上に増やします。もしくは、mm_vfb_bridge に固定優先度のアービトレーション・スキームを実装して、プロセッサーのメモリーアクセスの影響を軽減します。

図 108. Video Frame Bufferのパラメーター化
図 109. ペンディング中の読み出しトランザクションの最大数
図 110. 相互接続パイプライン・ステージのパラメーター化

メモリーへのアクセスを共有する複数のWarp IP

図 111.  メモリーへのアクセスを共有する複数のWarp IP この図では、DDR4インターフェイスを共有する2つのWarp IPの例を示しています。Warp IPのバースト・アクセス・パターンに一致させるには、結合インターフェイスのアービトレーション値を8に設定します。
レベル 2 の表題