Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

23.5. Genlock Controller IPレジスター

このIPを使用すると、Avalonメモリーマップド・プロセッサー・レジスター・インターフェイスを介してパラメーターをランタイム時にコンフィグレーションできます。
表 366.  Genlock Controller IPレジスター
オフセット レジスター アクセス 説明
Parameterizationレジスター
0x000 VID PID RO

このレジスターを読み出して、クロックビデオ入力の製品IDを取得します。このレジスターは常に 0x6FA7_0170 を返します。

0x004 Version number RO このレジスターを読み出して、インテルがこのIPを構築するために使用するインテルQuartusリリースのバージョン情報を取得します。

0x008～

0x00C

Reserved - 予約済みのレジスター領域
0x010 CPU clock frequency RO このレジスターを読み出して、CPUクロック周波数の値をHzで取得します。
0x014 Number of reference clock RO このレジスターを読み出して、このIPで使用される入力リファレンス・クロックの数の値を取得します。
0x018 Difference value delta size RO この値を読み出して、このIPが2つのサンプル間の位相誤差または周波数誤差を計算するために使用するビット数の値を取得します。
0x01C Difference value size RO この値を読み出して、このIPが位相誤差または周波数誤差の計算に使用するビット数の値を取得します。
0x020 Sample period counter size RO このレジスターを読み出して、このIPがサンプル周期カウンターの生成に使用するビット数を取得します。
0x024 LPF to DAC LSB position RO このレジスターを読み出して、IPが誤差を計算するために無視するLSBの位置を取得します。
0x028 DAC resolution RO このレジスターを読み出して、このIPがDAC分解能ロジックの設定に使用するビット数を取得します。
0x02C PWM Output Clock Divider Value RO このレジスターを読み出して、PWM出力パルスを生成するクロックの分周に使用される正確な値を取得します。
0x030 Derivative enable RO このレジスターを読み出して、このIPの派生ロジックがオンになっているかどうかを確認します。
0x034 LPF Mode RO このレジスターを読み出して、ローパスフィルターの正確な動作モードを取得します。
0x038 Proportional gain mode RO このレジスターを読み出して、比例ゲインの正確な動作モードを取得します。
0x03C Integral gain mode RO このレジスターを読み出して、積分ゲインの正確な動作モードを取得します。
0x040 Derivative gain mode RO このレジスターを読み出して、微分ゲインの正確な動作モードを取得します。
0x044 VCXO Lock Confidence Counter Size RO このレジスターを読み出して、このIPがコンフィデンス・ロック・カウンターの生成に使用するビット数を取得します。
0x048 Enable Debug RO このレジスターを読み出して、このIPのデバッグロジックがオンになっているかどうかを確認します。
コア固有のレジスター
0x148 PFD Control RW このレジスターは、位相および周波数検出器ロジックをコンフィグレーションします。
0x14C PFD Status RO このレジスターは、位相および周波数検出器ロジックに関するデバッグ情報を提供します。
0x150 LPF Control 1 RW このレジスターは、LPFロジックをコンフィグレーションします。
0x154 LPF Control 2 RW このレジスターは、LPFロジックをコンフィグレーションします。
0x158 LPF Status RO このレジスターは、LPFロジックに関するデバッグ情報を提供します。
0x15C DAC Control RW このレジスターは、DACコントロール・ロジックをコンフィグレーションします。
0x160 DAC Status RO このレジスターは、DACコントロール・ロジックに関するデバッグ情報を提供します。
0x164 LPF Control 3 RW このレジスターは、LPFロジックをコンフィグレーションします。
0x168 Clock Debug Status 1 RO このレジスターは、VCXOクロック周波数に関するデバッグ情報を提供します。
0x16C Clock Debug Status 2 RO このレジスターは、Ref0クロック周波数に関するデバッグ情報を提供します。
0x170 Clock Debug Status 3 RO このレジスターは、Ref1クロック周波数に関するデバッグ情報を提供します。
0x174 Clock Debug Status 4 RO このレジスターは、Ref2クロック周波数に関するデバッグ情報を提供します。
0x178 Clock Debug Status 5 RO このレジスターは、Ref3クロック周波数に関するデバッグ情報を提供します。
0x17C PFD Debug Status RO このレジスターは、PFD蓄積エラーに関するデバッグ情報を提供します。
0x180 Profiler Control RW このレジスターは、ゲンロック・プロファイラーをコンフィグレーションします。
0x184 Profiler Error Mapping 1 RW このレジスターを使用すると、ゲンロック・プロファイルのエラー領域を定義できます。
0x188 Profiler Error Mapping 2 RW このレジスターを使用すると、ゲンロック・プロファイルのエラー領域を定義できます。
0x18C Profiler Pixel Counter RO このレジスターは、ゲンロック・プロファイラー・モジュールによって収集されたピクセルカウント情報を提供します。
0x190 Profiler Jitter Sample RO このレジスターは、ゲンロック・プロファイラー・モジュールによって収集されたジッター情報を提供します。
0x194 Profiler Statistics RO このレジスターは、ゲンロック・プロファイラー・モジュールによって収集された統計情報を提供します。
0x198 から 0x1A0 Reserved - 予約済みのレジスター領域
0x1A4 Tx Rx Ref0 Clock Ratio RW Ref0クロック周波数がVCXOクロック周波数より大きい場合、このレジスターは2つのクロック間の比率を設定します。それ以外の場合は、このレジスターを1.0に設定します。
0x1A8 Tx Rx Ref1 Clock Ratio RW Ref1クロック周波数がVCXOクロック周波数より大きい場合、このレジスターは2つのクロック間の比率を設定します。それ以外の場合は、このレジスターを1.0に設定します。
0x1AC Tx Rx Ref2 Clock Ratio RW Ref2クロック周波数がVCXOクロック周波数より大きい場合、このレジスターは2つのクロック間の比率を設定します。それ以外の場合は、このレジスターを1.0に設定します。
0x1B0 Tx Rx Ref3 Clock Ratio RW Ref3クロック周波数がVCXOクロック周波数より大きい場合、このレジスターは2つのクロック間の比率を設定します。それ以外の場合は、このレジスターを1.0に設定します。
0x1B4 Tx Rx VCXO Clock Ratio RW VCXOクロック周波数がリファレンス・クロック周波数より大きい場合、このレジスターは2つのクロック間の比率を設定します。それ以外の場合は、このレジスターを1.0に設定します。

レジスタービットの説明

表 367.   PFD Control
ビット 名前 説明
0 Enable
  • 「1」は、LPF入力を駆動するPFDエラー値e(t) 出力をイネーブルします。
  • 「0」は出力を生成しませんが、内部カウンターは引き続き動作するため、使用前にアルゴリズムの再起動シーケンスが必要です。Enable は、このレジスターで遷移する最後のビットである必要があります。
3:2 Ref Clock Switch Selection

VCXOトラッキングのリファレンス・クロックを決定します。

  • 00=ref0_clk (デフォルト)
  • 01=ref1_clk
  • 10=ref2_clk
  • 11=ref3_clk

クロックの選択では、デザイン内に存在し、理想的には実行されているクロックのみを選択する必要があります。
7:4 Ref Clock Reset

各ビットが入力リファレンス・クロック (ビット4 = ref0_clk およびビッ7 = ref3_clk) に対応する4ビット幅のベクトル。1を設定すると、PFDをイネーブルする前にビット12を使用して、書き込み時にリファレンスがクロックカウンターをリセット状態およびリセット状態から解除します。

12 VCXO Clock Reset

「1」を入力するとVCXOクロックカウンターがリセットされ、「0」を書き込むとリセットが解除されます。トラッキングに必要な対応する Ref Clock Reset をリセットするときに、このビットをセットします。

31:16 Output Update Period MSBS

出力更新周期カウンターの上位16 MSBを定義します。LSBはビルド時に C_ERR_UPDATE_BITS によって定義され、PFDからLPF (その後DAC) へのエラー更新の期間です。

Enable ビットを使用する前に、この値を設定してください。

表 368.   PFD Status
ビット 名前 説明
3:0 Ref Clock Running

4ビットのベクトル。各ビットは入力リファレンス・クロック (ビット0 = ref0_clk およびビット3 = ref3_clk) に対応し、リファレンス・クロックが実行中であることを示します。実行は、IPがVCXOクロックに対して取得するサンプルに基づいています。C_ENABLE_DEBUG>0の場合、さらにクロック測定レジスターを使用できます。

7:4 Ref Clock Stopped

4ビットのベクトル。各ビットは入力リファレンス・クロック (ビット0 = ref0_clk およびビット3 = ref3_clk) に対応し、リファレンス・クロックがサンプリング期間中に変化を停止することを示します。これらのビットはスティッキーであり、アルゴリズムの再起動シーケンスに続いてのみリセットされます。

停止したクロックが現在選択されているリファレンス・クロックである場合、PFDはそれ以上のエラー変更をLPFに更新しません。IPは、別のリファレンス・クロックを使用するか、復帰する場合は同じリファレンス・クロックを使用して再起動シーケンスを必要とします。出力ディスエーブル・ステータスはビット9で示されます。
8 Overflow

内部追跡カウンター間の差のオーバーフローを示します。オーバーフローは重大なエラーであり、VCXOはどこでも追跡できる可能性があります。このビットは再起動後にのみリセットされます。
9 Output Disabled

リファレンス・クロックが停止しているため、出力が現在ディスエーブルになっていることを示します。IPは、LPFをそれ以上更新しません。このビットは、アルゴリズムの再起動シーケンスに続いてのみクリアされます。
10 diff_diff_value Output Overflow

この出力値は、使用する内部値よりも小さくなります。小さい値が飽和した場合はオーバーフローを示します。C_ERR_VAL_BITS を増やすことを検討してください。このビットはアルゴリズムの再起動後にのみリセットされます。

11 (diff_diff_value – last diff_diff_value) Output Overflow

この出力値は内部値よりも小さくなります。小さい値が飽和した場合はオーバーフローを示します。C_ERR_VAL_BITS を増やすことを検討してください。このビットは再起動後にのみリセットされます。

表 369.  Profiler Control
ビット 名前 説明
15:8

Reference Jitter Value

この値は、+/- ピクセル数に等しいゲンロック領域を定義します。フレームがゲンロック領域の外に出る前に、SOF信号のジッターが許可されます。
6:4 GPO Clock Divider

このレジスターは、IPが新しい値でGPOを更新するサンプルレートを定義します。

  • 「4」 = 1/4秒ごと
  • 「2」 = 1/2秒ごと
  • その他の値 = 1秒ごと
0 Reset Frame Counter フレーム・カウンター・レジスターをリセットします。
表 370.  Profiler GPO Error Mapping 1
ビット 名前 説明
31:16

GPO Error Region 2

この値は、最初のGPOエラーマッピング領域の上限を定義します。

この値は、2番目のGPOエラーマッピング領域の下限も定義します。
15:0 GPO Error Region 1

この値は、最初のGPOエラーマッピング領域の下限を定義します。

この値は、GPOゲンロックマッピング領域の上限を定義します。
表 371.  Profiler Error Mapping 2
ビット 名前 説明
31:16

GPO Error Region 4

この値は、3番目のGPOエラーマッピング領域の上限を定義します。

この値は、4番目のGPOエラーマッピング領域の下限を定義します。
15:0 GPO Error Region 3

この値は、3番目のGPOエラーマッピング領域の下限を定義します。

この値は、2番目のGPOエラーマッピング領域の上限を定義します
表 372.  Profiler Pixels Counter
ビット 名前 説明
31:0 Total Pixels per Frame 入力フレームあたりのピクセル数のカウント
表 373.  Profiler Jitter Sample
ビット 名前 説明
31:16

SOF Delay

受信SOF信号と送信SOF信号の間のピクセル数のカウント
15:0 Jitter Counter 2つの連続するSOFパルス間のピクセル数のカウント
表 374.  Profiler Statistics
ビット 名前 説明
31:0 Bad Frames Counter

Reference Jitter Value を使用して設定された定義済みのゲンロック領域外にあるフレーム数

表 375.   LPF Control 1
ビット 名前 説明
0 Enable
  • 1は、LPFをイネーブルします。
  • 0は、リセット状態を維持します。

LPFには入力値が入力されないため、PFDがイネーブルになっていない場合でも、いつでもLPFをイネーブルすることができます。
1 Integral Accumulator Reset Disable

DAC出力が (正または負の方向のいずれかの) 最大値に達すると、LPF Control 2 レジスターで定義されているリセット値に積分値が自動的にリセットされます。このビットに1を書き込むと自動リセットが停止され、デバッグに役立つ場合があります。

2 Lock Loss Confidence Count Enable

このビットは、ロックの喪失を検出するための信頼カウンターをオンにします。ロック信頼カウンターがその最大値 (C_LOCK_CNT_SIZE) に達し、IPが連続してエラーを検出しないと、IPはロックを取得します。ただし、単一のエラーが発生すると、すぐにロックが失われます。このビットをイネーブルすると、ロックの喪失を示すために同じ信頼度カウンターを使用できるようになります。IPは、損失ゼロの最小値に達したかどうかのみを示します。したがって、ロックステータスは、信頼度カウンターの極値に達した場合にのみ変更されます。

7:3 Lock Status LSB Position

デフォルトでは、IPはロックステータスを変更しない1 LSBビットの変更を許可します。これらのレジスタービットを使用して、LSBビット数を最大31 (LSB 32) まで増やすことができます。LSB位置がエラー値 (Phase modeモードのdiff_valの場合は C_CLK_DIV_BITS、Frequency modeのdiff_diff_valの場合は C_ERR_VAL_BITS) のサイズを超える場合、いくらエラーが発生してもIPはロックを失いません。

17:16 Locked Status Control

IPが、LPF Status Register の Locked Status を取得する方法を制御します。

00 = Frequency mode。Diff_Diff_Val 入力は非常に小さいです。IPは1 LSBの変更を許可しますが、依然としてロックを示します。ビット31:30を使用して、LSB位置をさらに3桁 (4桁) 増やすことができます。サンプリング・ウィンドウが大きい場合や入力のジッターが原因でエラー値が大きくなる場合は、値を増やします。

01 = Phase mode。Diff_Val Input 入力は非常に小さいです。IPは1 LSBの変更を許可しますが、依然としてロックを示します。ビット31:30を使用して、LSB位置をさらに3桁 (4桁) 増やすことができます。

  • 10 = 予約済み
  • 11 = 予約済み
18 I Mode

積分モードを定義します。

  • Frequency modeの場合は「0」。ここでは、フィルターの積分部分がI = Sum of (I Gain * Diff_Diff_Val) を実行します。
  • Phase modeの場合は「1」。ここでは、フィルターの積分部分がI = Sum of (I Gain * Diff_Val) を実行します。
19 P Mode

比例モードを定義します。

  • Frequency modeの場合は「0」。ここでは、フィルターの比例部分がP = P Gain * Diff_Diff_Valを実行します。
  • Phase modeの場合は「1」。ここでは、フィルタの比例部分がP = P Gain * Diff_Valを実行します。
24 D Mode

差動モードを定義します。

  • Frequency modeの場合は「0」。ここでは、フィルターの差動部分がD = D Gain * (Diff_Diff_Val – last Diff_Diff_Val) を実行します。
  • Phase modeの場合は「1」。ここでは、フィルターの差動部分がD = D Gain * Diff_Diff_Valを実行します。
25 Negative I Gain

2の補数入力誤差の符号を反転します。積分ゲインでは、正の入力は負に変わり、その逆も同様です。I Mode選択後に、この値を選択してください。

26 Negative P Gain

2の補数入力誤差の符号を反転します。比例ゲインでは、正の入力は負になり、その逆も同様です。P Modeを選択した後に、この値を選択してください。

27 Negative D Gain

2の補数入力誤差の符号を反転します。差動ゲインについては、正の入力が負に変化し、その逆も同様です。D Modeを選択した後に、この値を選択してください。

28 I Gain Fraction

このビットは、I Gain の2乗シフトの方向を反転させ、整数ゲインではなく分数のゲインを生成します。

29 Reset DAC Saturation Status

Highに設定すると、LPF Status レジスターに示されているラッチされたDAC Saturationステータスがクリアされます。このビットはLowに戻す必要があります。

表 376.   LPF Control 2
ビット 名前 説明
31:0 Integral Accumulator Reset Value

リセット時、または飽和によってリセットされた場合 (オンの場合)、積分アキュムレーターの32 LSBにIPがロードされる値。

内部整数サイズが31ビットより大きい場合、IPはこのレジスターのMSBを符号拡張として使用します。
表 377.   LPF Status
ビット 名前 説明
0 Locked

PFDからのエラーがロック状態を示す非常に小さな量に減少したことを示します。
1 Integral Overflow

積分アキュムレーターでオーバーフローが発生しており、正または負の最大値に達していることを示します。再起動の一部としてリセットされるまで、その値が維持されます (ソフトウェアの使用法を参照)。このビットは重大なエラーを示し、VCXOはどこでも追跡できる可能性があります。

2 DAC Saturated

フィルターから出力されるDAC値が正または負の最大値に達したことを示します。LPF Control 1 レジスターのビット1を使用してディスエーブルしない限り、積分アキュムレーターはリセット値に自動的にリセットされます。このビットは、LPF Control 1レジスターのビット29を使用してクリアするまでセットされたままになります。

表 378.   DAC Control
ビット 名前 説明
0 Output Enable

「0」は、VCXOドライバーピンでハイ・インピーダンスを出力します。「1」は、DACがピンを駆動できるようにします。DACおよびHW I2C書き込みをイネーブルする前に、競合を事前回避してください。
3:1 DAC Output Data Select

バイナリーオフセット入力値を介してPWM出力を制御します。

  • 000 = 中間値を設定し、VCXOは中間周波数に設定
  • 001 = LPF出力から入力された値を使用 (MSBを反転しただけの2の補数から変換)。
  • 010 = 最大の負の値と最も遅いVCXO周波数に設定
  • 011 = 最大の正の値と最速のVCXO周波数に設定
  • 100 = CPU値ビット31:8を使用
  • 101 – 111 = 予約済み
4 Hold

値を保持し、それ以上更新しません。DAC Output Data Select = 001の場合にのみ有効です。

5 Output Force Low

設定すると、IPはPWM出力を強制的にLowにし、出力モードを無視します。Output Force High の方が優先されます。

6 Output Force High

設定すると、IPはPWM出力を強制的にHighにし、出力モードを無視します。このビットは Output Force Low よりも優先されます。

7 Output Clock Divide Disable

デフォルトでは、IPはビルド時パラメーター C_DAC_CLK_DIV を使用してDACコントロール・ピンの出力クロックレートを設定します。

このビットが1の場合、ビルド時間分周はディスエーブルになり、出力クロックレートはフルスピード (VCXO周波数の半分) で動作します。
31:8 CPU DAC Output Data Value

DAC Output Data Select = 100の場合にのみ使用可能です。値は、DAC Status Registerと同様に、DAC出力のサイズまでオフセットされたバイナリー範囲である必要があります。2の補数からオフセットバイナリーへ変換するには、MSBを反転させます。

例 (24ビットDACサイズを想定):

  • 0x000000は負の最大値と最も遅いVCXO周波数を設定します。
  • 0xFFFFFFは正の最大値と最も速いVCXO周波数を設定します。
  • 0x800000は中間値を設定し、VCXOはその中間周波数に設定します。
表 379.   DAC Status
ビット 名前 説明
23:0 Current DAC Output Data Value

DACが生成する現在のオフセットバイナリー範囲番号
表 380.   LPF Control 3
ビット 名前 説明
7:0 I Gain

積分ゲイン。入力誤差値e(t) (2の補数の正または負の数) に 2の累乗シフトを提供します。IPは、この値を最終的な出力合計に加算する前に、Integratorに加算または減算します。有効な値は0～15です。0は、IPがDACへの制御値に積分を使用しないことを意味します。

例: ゲインを7に設定すると、2^(7-1) = 64となり、入力e(t) は64倍になります。

IPが使用する入力エラー値は I Modeに依存しており、Phase Modeの場合は Diff_Val、Frequency Modeの場合は Diff_Diff_Val になります。

ゲインを反転して、上の例では入力を-64倍にすることができます。Negative I Gain Mode ビットを使用してゲインを反転させます。

このコントロール・レジスター内でビットが永続化されたままであっても、ビルド時のパラメーターが原因でモードが使用できない場合があります。LPF Status レジスターを使用して、ビルド時のパラメーターを特定します。

15:8 P Gain

比例ゲイン。入力誤差値e(t) (2の補数の正または負の数) に2の累乗シフトを提供します。IPは、この値を最終出力合計に加算または減算します。有効な値は0～15です。0は、IPがDACへの制御値に を使用しないことを意味します。

例: ゲインを7に設定すると、2^(7-1) = 64となり、入力e(t) は64倍になります。

入力誤差値はP Modeビットに依存しており、Phase Modeの場合は Diff_Val、Frequency Modeの場合は Diff_Diff_Val になります。

ゲインを反転して、上の例では入力を-64倍にすることができます。Negative P Gain Modeビットを使用してゲインを設定します。

さらに、I Gain Fractionビットを使用してゲインシフト (左または右) を変更します。右シフトは2の小数乗を生成します。これは、ロック後に入力誤差の変化によって引き起こされるジッターを軽減するのに役立ちます。

ビットがこのコントロール・レジスターに永続化されたままであっても、ビルド時のパラメーターが原因でモードが使用できない場合があります。LPF Status レジスターを使用して、ビルド時のパラメーターを識別します。

23:16 D Gain

微分ゲイン。入力誤差値e(t) (2の補数の正または負の数) に2の累乗シフトを提供します。IPは、この値を最終出力合計に加算または減算します。有効な値は0～15です。0は、DACへの制御値に導関数が使用されないことを意味します。

例: ゲインを7に設定すると、2^(7-1) = 64となり、入力e(t) は64倍になります。

入力誤差値は D Mode ビットに依存しており、Phase Modeの場合は Diff_Diff_Val、Frequency Modeの場合は (Diff_Diff_Val – last Diff_Diff_Val) になります。

ゲインを反転して、上の例では入力を-64倍にすることができます。このゲインは、Negative D Gain Modeビットを使用して設定します。

このコントロール・レジスター内でビットが永続化されたままであっても、ビルド時のパラメーターが原因でモードが使用できない場合があります。LPF Status レジスターを使用して、ビルド時のパラメーターを識別します。

表 381.   Clock Debug Status 1
ビット 名前 説明
31:0 VCXO Clock Measure

1秒間のクロックティックの数。ゼロはクロックが動作していないことを示します。スプリアスカウントはクロックが不安定であることを示します。安定したクロックは、準安定性の測定に使用されるCPUクロックの周波数により、数カウントずれる場合があります。
表 382.   Clock Debug Status 2から5
ビット 名前 説明
31:0 Ref 0-3 Clock Measure

1秒間のクロックティックの数。ゼロはクロックが動作していないことを示します。誤ったカウントはクロックが不安定であることを示している可能性があります。安定したクロックは、IPが測定に使用するCPUクロックの周波数とメタ安定性により、数カウントずれる場合があります。
表 383.   PFD Debug Status
ビット 名前 説明
31:0 Current e(t)

この値は、連続誤差差分値を表す現在の内部e(t) 値 (PFDカウンター差分値 Diff_Val) を示します。これは、どちらのカウンター (リファレンス・クロックまたはVCXOクロック) が進んでいるかを示す、正負の数値を表す2の補数値です。

Frequency Modeの場合、誤差値はある値に向かい、そこに留まる傾向があります。ただし、トレンド値を中心に変動し、時間の経過とともにゆっくりと変動する可能性があります。

Phase Modeの場合、エラー値はゼロに減少して、そこに留まる傾向があります。+/- 1で変動する可能性がありますが、時間の経過とともに変動することはありません。

表 384.   TxRx VCXO Clock Ratio
ビット 名前 説明
26:22 VCXO Integer number part

クロック比率値の整数部分を設定します。例えば、クロック比の値が8.750の場合、このフィールドは8に設定する必要があります。
21:0 VCXO Fractional number part

クロック比率値の小数部を設定します。例えば、クロック比の値が8.750の場合、このフィールドは (2^22) * (0.750) に設定する必要があります。乗率が2^22なのは、このIPが固定小数点形式の小数部を表すために22ビットを使用しているためです。
表 385.   TxRx Ref 0-3 Clock Ratio
ビット 名前 説明
26:22 Ref 0-3 Integer number part

クロック比率値の整数部分を設定します。例えば、クロック比の値が8.750の場合、このフィールドは8に設定する必要があります。
21:0 Ref 0-3 Fractional number part

クロック比率値の小数部を設定します。例えば、クロック比の値が8.750の場合、このフィールドは (2^22) * (0.750) に設定する必要があります。乗率が2^22なのは、このIPが固定小数点形式の小数部を表すために22ビットを使用しているためです。
レベル 2 の表題