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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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1.5. ビデオとビジョンの用語集
| エージェント | メモリーマップド・インターフェイスの一部。ホスト・インターフェイスからトランザクションを受信します。 |
| 補助制御パケット | ID>=2を持つインテルFPGAストリーミング・ビデオ・プロトコルの制御パケットを表す用語。オプションで、タイムスタンプ、レジスター更新、IP同期、クローズド・キャプションなどの非ビデオデータなど、さまざまな目的に使用できます。 |
| Avalonストリーミング・インターフェイス | AXI4-Streamに類似したインテル・ストリーミング規格。VIP IPによって使用されます。 |
| Avalonメモリーマップド・インターフェイス | AXI4-Liteに類似したインテル・メモリーマップド・インターフェイス規格です。 |
| フィールド | ビデオのプログレッシブ・フレーム、またはインターレースされたビデオのフィールドのいずれかです。 |
| フレーム | ビデオのプログレッシブ・フレームです。 |
| フルバリアント | インテルFPGAストリーミング・ビデオ・プロトコルのLiteモードをオフにした場合のIPのバリアント。制御パケットとデータパケットの両方で構成されます。 |
| フルラスターバリアント | インテルFPGAストリーミング・ビデオ・プロトコルのIPのバリアント。ブランキング・データ・パケットとアクティブ・データ・パケットの両方で構成されます。 |
| ホスト | メモリーマップド・インターフェイスの一部。トランザクションを1つ以上のエージェント・インターフェイスに送信します。 |
| インターレース | インターレースされたビデオ。ビデオフレームを構成する奇数ラインまたは偶数ラインの交互フィールドで構成されます。1080iビデオは、540個の奇数ラインの1フィールドと、それに続く540個の偶数ラインの1フィールドで構成されます。 |
| ライトバリアント | インテルFPGAストリーミング・ビデオ・プロトコルのLiteモードをオンにした場合のIPのバリアント。データパケットのみで構成されます。 |
| メタパケット | 画像情報パケット、フィールド終了パケット、または補助制御パケットのいずれかです。 |
| プログレッシブ | インターレースされていないビデオ。ラインは順番に送信されます。 |
| シンボル | ピクセルは1から4個のシンボルで構成されます。シンボルは8から16ビットのデータで構成され、RGB3成分 (赤、青、緑) からの1つの色、YCbCrピクセルからの輝度サンプルまたは彩度サンプル、またはその他のカラースペース・コンポーネントを表します。 |
| 未定義の動作 | IPがデザイン・パラメーターの範囲外の刺激を受けた場合、その動作は不定となります。IPは正常に失敗、ロックアップ、または動作を継続する可能性があります。インテルはその結果を明らかにしていません。 |
| VIP | ビデオおよび画像処理。インテルのVideo and Image Processing Suiteの前世代のビデオ・プロセシングIPです。 |