Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683329
日付 6/26/2023
Public
ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
アルファ・ブレンディング Alpha blending mode レジスターマップ設定 オーバーレイ層のイネーブル化 制限されたオフセット サブサンプリングのサポート インターレースのサポート オーバーレイのエラー状態 パケット伝播 28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

28.3. Mixer IPの機能の説明

ミキサーには、オーバーレイ層ごとにアルファ・ブレンディングが含まれています。アルファ・ブレンディングを使用すると、既存の画像にオーバーレイ層をミックスするときに、オーバーレイ層の透明度を変更できます。

アルファ・ブレンディング

透明度を決定する値はアルファ値です。アルファ値は0から1の間で変化します。0は完全な透明を表します (オーバーレイ層のデータがまったく表示されません)。1は完全に不透明を表します (オーバーレイ層によって既存の画像が完全に隠されます)。

IPはアルファ・ブレンディングを再帰的に適用し、レイヤー1 (I 1) の画像をレイヤー0 (I 0) の画像にブレンドして中間画像 (O 1) を作成します。次に、IPはレイヤー2 (I 2) の画像を0 1にブレンドしてO 2を作成し、以下同様にレイヤーごとに順番に実行します。Nレイヤーを持つミキサーの場合、O N-1が最終出力画像になります。次の方程式は、アルファ・ブレンディングを示しています。
方程式 2. アルファ・ブレンディング

IPは、画像内の各カラープレーンにアルファ・ブレンディング・プロセスを個別に適用し、オフセット・オーバーレイ画像が中間画像と重なる領域にのみ適用します。

Alpha blending mode

ミキサーの各レイヤーをパラメーター化して、IPが前景レイヤーデータを既存の画像にスーパーインポーズする方法に関するさまざまなオプションをサポートできます。Alpha blending modeパラメーターには、4つのオプションがあります。

  • No blending。ミキサーには、指定されたレイヤーのアルファ・ブレンディング・プロセスを実行するために必要なロジックは含まれていません。IPは、透明度を持たずにレイヤー画像を既存の画像にオーバーレイします。これは、既存の画像のピクセル値を、出力画像の適切な領域 (レイヤーオフセットとレイヤーの寸法によって定義される) のレイヤー画像のピクセル値に完全に置き換えます。ランタイム時にレジスターマップを使用してオーバーレイをオフにすることを選択することもできます。 No blendingの場合、DSPブロックは必要ありません。
  • Alpha from command。IPには、アルファ・ブレンディングのロジックが含まれています。IPはレジスターマップからアルファ値を取得し、それを定数 (静的アルファ) 値としてレイヤー画像内のすべてのピクセルに適用します。ランタイム時にレジスターマップを使用してオーバーレイをオフにしたり、アルファ値を完全に無視してブレンドなしに戻すことを選択したりすることもできます。
  • Alpha from data。IPには、アルファ・ブレンディング用のロジックが含まれています。受信ビデオデータには、透明度を決定するピクセルごとのアルファ値を含む追加のカラープレーンが含まれています。アルファ値は常に、各ピクセルのMSBの最も高いインデックスのカラープレーンにあります。ランタイム時にレジスターマップを使用してオーバーレイをオフにしたり、アルファ値を完全に無視してブレンドなしに戻すことを選択したりすることもできます。
  • Alpha from command or data。ランタイム時に、オーバーレイのディスエーブル化、ブレンドなしのオーバーレイ、静的アルファを使用したオーバーレイ、またはピクセルごとのアルファを使用したオーバーレイのいずれかを柔軟に選択できます。

レジスターマップ設定

Avalonメモリーマップド制御エージェント・インターフェイスを介してミキサーのレジスターマップを編集することで、ランタイム時にミキサー内の各オーバーレイ層の設定を調整できます。Lite modeベースレイヤーのプロパティーもレジスターマップを介して設定されます。

各オーバーレイ層には、Lite modeをオフにした場合にランタイム時に制御可能な5つの設定があります。

  • レイヤーのイネーブル化 (レイヤーのオン/オフを切り替え)
  • レイヤー・ブレンド・モード
  • レイヤー静的アルファ
  • レイヤーの水平オフセット
  • レイヤーの垂直オフセット

Lite modeをオンにすると、オーバーレイ層ごとに2つの追加レジスターがそのレイヤーの予想解像度を設定します。これらのレジスタはすべてダブル・バッファリングされており、その値の編集は次のフレーム境界でのみ有効になります。Lite modeをオフにすると、次のフレーム境界で編集を有効にするには、COMMIT レジスターに書き込む必要があります。

オーバーレイ層のイネーブル化

各オーバーレイ層 n (1 <= n <= 7) には、IPがレイヤー (LAYER n _MODE) をオンまたはオフにするかどうかを定義するための、Avalonメモリーマップド制御エージェントのレジスターマップ内のレジスターがあります。レジスター値の3つのLSBによって、IPがレイヤーを処理する方法が決まります。

  • ビット0。特定のレイヤーの主なイネーブルビット。このビットを0に設定すると、IPは tready 信号を0に設定したフィールド境界でレイヤーを保持します。このビットを1に設定すると、IPは1フィールド分のパケットを含む指定されたレイヤーの入力パケットを受け入れます。ベースレイヤーのすべてのフィールドで受け入れられます。IPは制御パケットを出力に伝播し、レジスターのビット1の値に応じてフィールドデータを出力フレームの一部として表示するか表示しません。
  • ビット1。このビットは、IPがレイヤーを表示するかどうかを決定します。このレジスターに0を書き込むと、 LAYER n _BLEND_MODE レジスターの設定に従って) IPはレイヤーのフィールドデータを出力フィールド (表示モード) に混合します。このレジスターに1を書き込むと、IPにはレイヤーのフィールドデータが含まれません (コンシューム・モード)。コンシューム・モードでは、ミキサーはベースレイヤーのフィールドごとにレイヤーデータの1フィールドを受け入れます。レイヤーストリーム内の制御パケットは引き続き出力に伝播されます。表示モードでは、ミキサーは、このレイヤーの垂直および水平オフセット設定に従って、出力画像情報パケットの一部を構成する必要がある場合にのみ、レイヤーのフィールドデータを入力で受け入れます。コンシューム・モードでは、ミキサーはオフセットを参照せず、ベースのフィールドデータの各行に対して1ラインのレイヤーのフィールドデータを受け入れようとせず、できるだけ早くレイヤーのフィールドデータを受け入れます。
  • ビット2。このビットは、LAYERn_MODE レジスターの値が変更された後の最初のフィールドに対するミキサーの動作を決定します。このビットを0に設定すると (ビット0が1に設定されている場合)、ミキサーは出力フィールドを開始する前に、レイヤーnでデータが使用可能になるまで待機します。使用可能なデータがない場合、ミキサーは一時停止して待機します (ハードスタート状態)。このビットを1に設定すると、レイヤーnの入力で新しいフレームの準備ができていなくても、ミキサーは出力フレームを処理できます。各フィールド境界で、ミキサーはデータが使用可能になるかどうかを再度チェックします。レイヤーnでデータが使用可能になると、そのレイヤーの通常のミキシングが再開され、データがすぐに使用できない場合 (ソフトスタート状態)、ミキサーは後続フィールドのデータを待ちます。

システムにどちらが適しているかを判断するときは、ハードスタート条件とソフトスタート条件の違いを慎重に考慮してください。

  • レイヤー入力が、HDMIやDisplayPortからのクロックビデオ入力など、ストールできないソースから直接来る場合、ソフトスタートを使用しないでください。この場合、IPは出力をレイヤー入力のフレーム開始タイミングに一致させます。それ以外の場合は入力がストールされます。ソフトスタートを使用すると、出力をベースレイヤー (または別のオーバーレイ層) のフレーム開始タイミングと同期して実行できます。オーバーレイ層のフレーム開始タイミングがベースレイヤーのフレーム開始タイミングと正確に一致していない場合、オーバーレイ層は出力のフレーム開始を逃し、最悪の場合はフルフレーム期間まで、一定の時間遅延します。この動作により、入力がオーバーフローします。
  • 複数の入力レイヤーが外部から制御されてフレームの開始とフレームレートのアライメントを強制されない限り、不安定なソースから直接取得できるのは1つのレイヤーのみです。レイヤーが入力で同期されていない場合、少なくとも1つのレイヤーが停止してオーバーフローすることなく、各レイヤーにハードスタートを設定することはできません。これは通常、最大で1つのレイヤーのみがハードスタート条件を使用する必要があることを意味します。
  • 通常、フレームバッファーのドロップやフレームの繰り返しなど、ストールできるソースは、ほとんどのレイヤーを駆動します。フレームバッファーはオーバーフローせずにストールできます。これには、ソフトスタート条件の方が適しています。これにより、ミキサーからの既存の出力が現在のフレーム開始タイミングを維持できます。フレームバッファーからのオーバーレイ層は、既存のタイミングに同期します。出力タイミングは同じままなので、接続されているディスプレイでグリッチは発生しません。

ミキサーは、すべてのレイヤーのデータが各入力で保留になるまで、フィールドの処理をコミットしません。IPがこの状態に達するまで、ミキサーは Avalonメモリーマップド制御エージェント・インターフェイスを介してレジスターマップを編集できる状態のままです。ミキサーはフィールド間のため、変更はすぐに有効になります。システムでいずれかの入力のビデオが失われると、システム・コントローラーは指定されたレイヤーをオフにして、システムのロックアップを回避できます。

制限されたオフセット

各オーバーレイ層に水平オフセットを指定します。これにより、そのレイヤーが背景に混合され始めるライン内のピクセル・インデックスが決まります。並列ピクセル数が1の場合、どのピクセルオフセットからでも簡単にミキシングを開始できます。並列ピクセル数が1より大きい場合、並列ピクセル数の整数倍でないオフセットでは、さらに問題が生じます。

ミキサーには、データワード内およびデータワード間でピクセルを0から並列ピクセル数-1までの任意のピクセル数だけシフトするロジックが含まれている必要があります。並列ピクセル数が少ない場合、この追加ハードウェアのALMコストは比較的小さくなります。ただし、並列ピクセル数が4から8の場合、リソース使用量がミキサーのALM総数のかなりの割合を占める可能性があります。

任意のレイヤーの水平オフセットを常に平行ピクセルの整数倍になるように制限する場合、そのレイヤーに対してuse restricted offsetsをオンにできます。そうすれば、ミキサーはその層の余分なピクセル・シフト・ロジックを省略し、ALMコストを削減できます。任意のレイヤーに対してuse restricted offsetsをオンにし、そのレイヤーの水平オフセットをピクセルの非整数倍に並行して設定しようとすると、内部ロジックによりオフセットが最も近い整数の位置に戻されます。

サブサンプリングのサポート

ミキサーは4:4:4、4:2:2、4:2:0のクロマ・サンプリング・ビデオデータをサポートし、ランタイム時にクロマ・サンプリングを動的に切り替えることができます。フルバリアントは、各フィールドに付随する画像情報パケットによって現在のクロマ・サンプリングを駆動します。ライトバリアントでは、レジスターマップを介してクロマ・サンプリングを設定できます。クロマ・サンプリングに関する次の制限が適用されます。

  • すべてのレイヤーは、ベースレイヤー (レイヤー0) と同じクロマ・サンプリングである必要があります。
  • 4:2:2クロマ・サンプリングの場合、すべてのレイヤー (ベースレイヤーを含む) のフィールド幅は2の整数倍である必要があります。
  • 4:2:2クロマ・サンプリングの場合、各アクティブ・オーバーレイ層の水平オフセットは2の整数倍である必要があります。
  • 4:2:0クロマ・サンプリングの場合、すべてのレイヤー (ベースレイヤーを含む) のフィールドの高さとフィールドの幅は、どちらも2の整数倍である必要があります。
  • 4:2:0クロマ・サンプリングの場合、各アクティブレイヤーの水平オフセットと垂直オフセットは両方とも2の整数倍である必要があります。

インターレースのサポート

ミキサーは主にプログレッシブ・ビデオ用ですが、フルバリアントのインターレース・ビデオも限定的にサポートしています。垂直オフセットは、プログレッシブ・フレーム内ではなく、各フィールド内に適用する必要があります。各レイヤーは、ベースレイヤー (レイヤー0) と同期してF0またはF1フィールドを提供する必要があります。表示用にオンにしたレイヤーが、ベースレイヤーがF0を提供しているときにF1フィールドを提供する場合 (またはその逆)、IPは出力のフレーム終了パケットで壊れたフィールドフラグをアサートします。

オーバーレイのエラー状態

各オーバーレイ層には、フルバリアントの場合は画像情報パケットから、ライトバリアントの場合はレジスターマップから取得される、予想されるフィールド幅と高さがあります。また、各レイヤーには、レジスターマップで指定するベースレイヤー内の水平オフセットと垂直オフセットがあります。オーバーレイ・フィールド幅と任意のレイヤーの水平オフセットの合計がベースレイヤーのフィールド幅を超える場合、IPはレイヤーを表示しません (IPはレイヤーを消費モードにします)。IPは、出力のフレーム終了パケットで壊れたフィールドフラグをアサートします。

パケット伝播

インテルFPGAストリーミング・ビデオのフルバリアントでは、各レイヤーの入力ストリームに、ビデオ・ライン・パケットとともに、画像情報、フィールドの終了、補助制御パケットが含まれる場合があります。ミキサーは、各レイヤーからのこれらのパケットを処理するときに、次のルールに従います。

  • 画像情報とフレーム終了パケット。ベースレイヤー (レイヤー0) からの画像情報とフレーム終了パケットは出力に伝搬されます。画像情報パケットは常に変更されません。フレーム終了パケットは、破損フィールドフラグが編集される可能性があるものの、それ以外は変更されずに伝搬されます。IPがベースレイヤーまたは表示されたオーバーレイ層で破損フィールドフラグをアサートすると、IPは出力破損フィールドフラグをアサートします。フレーム終了パケットの破損フィールドフラグは、ミキサーが処理中にインターレース・フィールドの不一致などのエラーを経験した場合にもアサートされることがあります。
  • 補助制御パケット。いずれかのレイヤーが表示または消費のためにアクティブになっている場合、その補助制御パケットはベースレイヤーからのビデオパケットとともに出力に伝播します。IPは、フィールド・ライン・パケットの前後で、各レイヤーから補助制御パケットを順番に取得します。
図 62. パケット伝播の制御この図では、n 個のレイヤーとすべてのn 個のレイヤーが現在のフィールドでアクティブであると想定しています。

セクションの内容
Mixer IPのインターフェイス

レベル 2 の表題