Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
バーパターン 定数カラー SDIパソロジカル 出力サブサンプリングとカラースペース ランタイム時の設定の更新 フルバリアント Lite mode 34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

34.3. Test Pattern Generator IPの機能の説明

Test Pattern Generator Intel FPGA IPを使用すると、ランタイム時またはコンパイル時にさまざまなテストパターンを選択できます。
  • バーパターン
    • カラーバー
    • グレースケール・バー
    • 黒と白のバー
    • 混合バー
  • 定数カラー
  • SDIパソロジカル

バーパターン

Bars Patternを選択すると、IPは8本の垂直バーを含むテストパターンを生成し、各バーは各出力ビデオラインの約1/8をカバーします。バーには、カラーの変化のシーケンス (カラーバー)、明るさが減少するグレースケール・トーンのシーケンス (グレースケール・バー)、または交互に並ぶ黒と白のバーのシーケンスが含まれます。混合バーは垂直方向のパターンを変更します。線の最初の1/8が黒と白のバーを表示し、次の1/8がグレースケール・バーを表示し、最後の3/4がカラーバーを表示します。バーパターンを選択した場合 (そして、Avalonメモリーマップド制御エージェント・インターフェイスをオンにした場合)、レジスターマップ内の値によって、ランタイム時に表示するバーパターンのバリアントが選択されます。 Avalon memory-mapped control agentをオンにしない場合、fixed bars modeパラメーターによって表示するバーパターンのバリアントが制御され、ランタイム時にこれを変更することはできません。

すべてのテストパターンにおいて、各バーは出力フレームの幅の約1/8ですが、この幅は正確ではありません。各カラー バーの実際の幅は、フィールド幅と水平サブサンプリングによって影響を受けます。

フィールドの幅が8で割り切れない場合、割り算で得られた残りのピクセルはバー全体にできるだけ均等に分散されます。フィールドの左側にある最初のバーには、常にfloor(field_width/8) ピクセルがあります。すべての残りのピクセルがなくなるまで、単一の残りのピクセルが後続の各バーの幅に追加されます。各バーの幅は、出力インターフェイスでビートごとに送信されるピクセル数 (ピクセル並列) より小さくすることはできません。フィールド幅が8 x ピクセル並列未満に設定されている場合、バーごとにピクセル並列でできるだけ多くのバーが表示されますが、表示されるバーの数は8未満になります。出力が水平方向にサブサンプリングされる場合 (4:2:2または4:2:0)、各カラーバーのピクセル幅は2の倍数になるため、これが常に当てはまるように上記の方法を変更します。

次の表では、3つの基本モードごとの各バーのカラーコンポーネントの値を定義しています。値は、カラープレーンあたりのビット数を8ビットに設定した場合の実際の出力値です。カラーあたりのビット数が8ビットより大きい場合、内部ロジックによって必要なビット数だけ値がシフトアップされ、LSBにゼロが追加されます。

表 597.  カラーバー・テストパターン用のRGBおよびYCbCrカラースペース両方における各カラープレーンの出力値
カラー RGB YCbCr
白 (左) (180、180、180) (180、128、128)
黄 (180、180、16) (162、44、142)
青緑 (16、180、180) (131、156、44)
緑 (16、180、16) (112、72、58)
赤紫 (180、16、180) (84、184、198)
赤 (180、16、16) (65、100、212)
青 (16、16、180) (35、212、114)
黒 (右) (16、16、16) (16、128、128)
表 598.  グレースケール・バー・テストパターン用のRGBおよびYCbCrカラースペース両方における各カラープレーンの出力値
カラー RGB YCbCr
0 (左) (180、180、180) (180、128、128)
1 (162、162、162) (162、128、128)
2 (131、131、131) (131、128、128)
3 (112、112、112) (112、128、128)
4 (84、84、84) (84、128、128)
5 (65、65、65) (65、128、128)
6 (35、35、35) (35、128、128)
7 (右) (16、16、16) (16、128、128)
表 599.  黒と白のバーのテストパターン用のRGBおよびYCbCrカラースペース両方における各カラープレーンの出力値
カラー RGB YCbCr
0 (左) (180、180、180) (180、128、128)
1 (16、16、16) (16、128、128)
2 (180、180、180) (180、128、128)
3 (16、16、16) (16、128、128)
4 (180、180、180) (180、128、128)
5 (16、16、16) (16、128、128)
6 (180、180、180) (180、128、128)
7 (右) (16、16、16) (16、128、128)

定数カラー

定数カラーのテストパターンは、定数カラーの完全なフィールドまたはフレームです。このテストパターンはテストに使用できる値が限られていますが、このパターンを使用してミキサーの背景レイヤーを形成できます。目的のカラーのRGBまたはYCbCr値を、コンパイル時に設定される固定パラメーター、もしくはAvalonメモリーマップド制御エージェント・インターフェイスを介してランタイム時に制御される値として設定します。

SDIパソロジカル

SDIパソロジカルのテストパターンは、SDIイコライザーとPLLパフォーマンスのストレステスト用に特別にデザインされています。テストパターンは、上半分の線が赤紫色で塗りつぶされ、下半分の線がグレー色で塗りつぶされたスタティックなテスト画像で構成されます。

出力サブサンプリングとカラースペース

Avalonメモリーマップド制御エージェント・インターフェイスを使用して、出力のサブサンプリングとカラースペースを、コンパイル時に固定して設定するか、ランタイム時に可変にするようにコンフィグレーションできます。

Output Format パラメーターは、サブサンプリング・オプションを設定します。

  • 4:4:4。出力は、各カラープレーン (RGBまたはYCbCrのいずれか) のフル・サンプリングで固定されます。各ピクセルには3つのカラープレーンがあります。
  • 4:2:2。出力は、Yプレーンではフル・サンプリング、CbおよびCrプレーンでは水平サブサンプリングに固定されます (RGBデータは4:2:2モードではサポートされません)。各ピクセルには、2つのカラープレーンがあります。
  • 4:2:0。出力は、Yプレーンではフル・サンプリング、CbおよびCrプレーンでは水平および垂直のサブサンプリングに固定されます (RGBデータは4:2:0モードではサポートされません)。各ピクセルには、3つのカラープレーンがあります。
  • モノクロ。出力にはピクセルごとに1つのカラープレーンのみがあり、フル・サンプリングされたYプレーンのみを表します。
  • 可変。出力はランタイム時に4:4:4RGB、4:4:4YCbCr、4:2:2YCbCr、または4:2:0 YCbCrにコンフィグレーションできます。各ピクセルには、3つのカラープレーンがあります。

IPを使用すると、ランタイム時に切り替えるために最大8つの異なるテストパターン・コンフィグレーションを選択できます。

  • 各コンフィグレーションは、使用可能な3つのパターンの1つと書式設定オプションの組み合わせです。
  • 各テストパターン・コンフィグレーションは、特定の出力形式に固定されています。ただし、パターンを選択することにより、ランタイム時に全体的な出力形式を変更できます。

例えば、すべてバーパターンを使用する4つの異なるコンフィグレーションを含めることができますが、最初のコンフィグレーションは4:4:4RGB、2番目は4:4:4YCbCr、3番目は4:2:2YCbCr、4番目は4:2:0 YCbCrに設定されています。この設定により、HDMI2.0出力のすべての可能なコンフィグレーションを検証できます。

ランタイム時の設定の更新

Avalonメモリーマップド制御エージェント・インターフェイスをオンにすると、解像度、インターレース設定、テストパターン・コンフィグレーションをレジスターマップ経由でランタイム時に調整できます。ランタイム時に設定変更を実行するモデルは、テスト・パターン・ジェネレーターがインテルFPGAストリーミング・ビデオ・プロトコルのフルバリアントまたはライトバリアントのどちらを出力するようにパラメーター化されているかによって異なります。

フルバリアント

Lite modeをオフにすると、いつでもテスト・パターン・ジェネレーターの設定を編集できます。IPは、COMMITレジスター (アドレス0x014C) への書き込み後の次のフレームの開始まで設定を適用しません。IPは、シーケンス内の後の書き込みの1フレーム前にシーケンス内の最初の書き込みを適用するリスクを負うことなく、複数のレジスターへの書き込みを必要とする設定の変更を完了できます。

フルバリアントのレジスター更新の完全なシーケンスは、次のとおりです。

  1. レジスターマップ (アドレス0x120から0x0128、アドレス0x0150、0x015Cから0x0168) 内のテスト・パターン・ジェネレーター設定の任意のサブセットに必要な編集を行います。
  2. 設定を更新するための最初の書き込みの後、IPはこのアドレスへのすべての読み出しの戻りデータでSTATUSレジスター (アドレス0x0140) のビット1をアサートします。
  3. 変更を一貫したセットとしてコミットするには、COMMITレジスター (アドレス0x014C) に任意の値を書き込みます。
  4. COMMITレジスターへの書き込み後、次のフィールド境界でIPがSTATUSレジスターのビット1をデアサートするまで、設定をさらに編集しないでください。IPがテストパターン設定 (アドレス0x0120から0x0128、および0x0150) を更新した場合、この時点でフィールド・インデックスは0にリセットされます。フィールド・インデックスは、最後の更新以降のフレーム数のカウントです。インターレース・シーケンスは、レジスターマップで指定されているように、F0またはF1から開始するようにリセットされます。
  5. IPがSTATUSレジスターのビット1をデアサートすると、さらに設定を更新できます。

COMMITモードのレジスターは、CONTROLレジスター (アドレス0x0148) を除くすべてのレジスターへの更新の適用をゲートします。CONTROLレジスターを使用すると、フレーム境界でIP出力を停止および開始できます。IPは、COMMITレジスターへの書き込みの有無に関係なく、次のフィールド境界でCONTROLレジスターに更新を適用します。

Lite mode

Lite modeをオンにすると、IPのCOMMITレジスター機能はなくなります。テスト・パターン・ジェネレーター設定を更新するための推奨フローは、次のとおりです。

  1. 次のフィールド境界でテスト・パターン・ジェネレーターを停止するには、CONTROLレジスター (アドレス0x0148) に0を書き込みます。
  2. ビット0がデアサートされ、テスト・パターン・ジェネレーターがフィールド間でアイドル状態にあることを示すまで、STATUSレジスター (アドレス0x0140) を読み出します。
  3. レジスターマップ (アドレス0x120から0x0128、アドレス0x0150、0x015Cから0x0168) 内のテスト・パターン・ジェネレーター設定の任意のサブセットに必要な編集を行います。
  4. CONTROLレジスターに1を書き込み、新しい設定でテスト・パターン・ジェネレーターを再起動します。IPのテストパターン設定 (アドレス0x0120から0x0128、および0x0150) が更新されると、この時点でフィールド・インデックスは0にリセットされます。インターレース・シーケンスは、レジスターマップで指定されているように、F0またはF1から開始するようにリセットされます。

セクションの内容
Test Pattern Generator IPのインターフェイス

レベル 2 の表題