6.3.1. 動作モードタブ

インテル® Stratix® 10可変精度DSPブロック・ユーザーガイド

ダウンロード PDF

ID 683832

日付 5/08/2017

バージョン current

Public

6.3.1. 動作モードタブ

表 21. 動作モードタブ
パラメーター	値	デフォルト値	説明
Please choose the operation mode	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	m18×18_full	希望の動作モードを選択します。
乗算器のコンフィグレーション
Representation format for top multiplier x operand	signed unsigned	unsigned	最上位の乗算器xオペランドの表現フォーマットを指定します。
Representation format for top multiplier y operand	signed unsigned	unsigned	最上位の乗算器yオペランドの表現フォーマットを指定します。
Representation format for bottom multiplier x operand	signed unsigned	unsigned	最下位の乗算器xオペランドの表現フォーマットを指定します。
Representation format for bottom multiplier y operand	signed unsigned	unsigned	最下位の乗算器yオペランドの表現フォーマットを指定します。 m18×18_plus36に対しては常にunsignedを選択してください。
Enable 'sub' port	No Yes	No	`sub`入力レジスターへの入力クロック信号をイネーブルし、指定するにはYesを選択します。
Register input 'sub' of the multiplier	No Clock0 Clock1 Clock2	No	`sub`入力レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。
入力カスケード
Enable input cascade for 'ay' input	No Yes	No	`ay`データ入力への入力カスケードモジュールをイネーブルするには、Yesを選択します。入力カスケードモジュールをイネーブルすると、 Stratix® 10ネイティブの固定小数点DSPのIPコアは、`ay`入力信号の代わりに入力として`scanin`入力信号を使用します。
Enable input cascade for 'by' input	No Yes	No	`by`データ入力への入力カスケードモジュールをイネーブルするには、Yesを選択します。入力カスケードモジュールをイネーブルすると、Stratix 10ネイティブの固定小数点DSPのIPコアは、`by`入力信号の代わりに入力として`ay`入力信号を使用します。
Enable data ay delay register	No Yes	No	`ay`入力レジスターと`by`入力レジスター間の遅延レジスターをイネーブルするには、Yesを選択します。この機能は、m18×18_plus36とm27x27動作モードではサポートされていません。
Enable data by delay register	No Yes	No	`by`入力レジスターと`scanout`出力パス間の遅延レジスターをイネーブルするには、Yesを選択します。この機能は、m18×18_plus36とm27x27動作モードではサポートされていません。
Enable scanout port	No Yes	No	`scanout`出力バスをイネーブルするには、Yesを選択します。
'scanout' output bus width	1–27	18	`scanout`出力バスの幅を指定します。
データ 'x' のコンフィグレーション
'ax' input bus width	1–27	18	`ax`入力バスの幅を指定します。固定小数点演算の最大入力データ幅を参照してください。
Register input 'ax' of the multiplier	No Clock0 Clock1 Clock2	No	`ax`入力レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。 'ax' operand sourceを'coef'に設定すると、`ax`入力レジスターは使用不可能となります。
'bx' input bus width	1~18	18	`bx`入力バスの幅を指定します。固定小数点演算の最大入力データ幅を参照してください。
Register input 'bx' of the multiplier	No Clock0 Clock1 Clock2	No	`bx`入力レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。 'bx' operand sourceを'coef'に設定すると、`bx`入力レジスターは使用不可能となります。
データ 'y' のコンフィグレーション
'ay' or 'scanin' bus width	1~27	18	`ay`あるいは`scanin`入力バスの幅を指定します。固定小数点演算の最大入力データ幅を参照してください。
Register input 'ay' or input 'scanin' of the multiplier	No Clock0 Clock1 Clock2	No	`ay`あるいは`scanin`入力レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。
'by' input bus width	1~19	18	`by`入力バスの幅を指定します。固定小数点演算の最大入力データ幅を参照してください。
Register input 'by' of the multiplier	No Clock0 Clock1 Clock2	No	`by`入力レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。
シストリックのコンフィグレーション
Use input systolic register	No Clock0 Clock1 Clock2	No	入力シストリック・レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。 Input Systolic Clockのクロックは、Register output 'result’パラメーターと同じに設定する必要があります。
出力 'result' のコンフィグレーション
'resulta' output bus width	1~64	37	`resulta`出力バスの幅を指定します。
'resultb' output bus width	1~37	37	`resultb`出力バスの幅を指定します。このパラメーターはm18x18_fullモードでのみサポートされています。
Use output register	No Clock0 Clock1 Clock2	No	`resulta`および`resultb`出力レジスターへの入力クロック信号をイネーブルし、指定するにはClock0、Clock1、あるいはClock2を選択します。

言語の選択

Intel.com サーチを使用

クイックリンク

最近の検索

高度検索

検索のみ

インテル® Stratix® 10可変精度DSPブロック・ユーザーガイド

6.3.1. 動作モードタブ