インテル® Stratix® 10可変精度DSPブロック・ユーザーガイド

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ID 683832
日付 5/08/2017
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ドキュメント目次
ドキュメント目次 x
1. Stratix® 10の可変精度DSPブロックの概要 2. ブロック・アーキテクチャーの概要 3. 動作モードの説明 4. デザイン検討事項 5. Stratix® 10可変精度DSPブロック実装ガイド 6. Stratix® 10ネイティブ固定小数点DSP IPコア・リファレンス 7. ALTERA_MULT_ADD IPコア・リファレンス 8. ALTMULT_COMPLEX IPコア・リファレンス 9. LPM_MULT (Multiplier) IP コア・リファレンス 10. Stratix 10ネイティブ浮動小数点DSP IPコア・リファレンス 11. Stratix® 10 可変精度DSPブロック・ユーザーガイドの改訂履歴
1. Stratix® 10の可変精度DSPブロックの概要 x
1.1. 機能特性 1.2. Stratix® 10デバイスでサポートされる動作モード 1.3. リソース
2. ブロック・アーキテクチャーの概要 x
2.1. 固定小数点演算と浮動小数点演算の入力レジスターバンク 2.2. 固定小数点演算と浮動小数点演算のパイプライン・レジスター 2.3. 固定小数点演算向けの前置加算器 2.4. 固定小数点演算向けの内部係数 2.5. 固定小数点演算と浮動小数点演算の乗算器 2.6. 固定小数点演算と浮動小数点演算の乗算器 2.7. 固定小数点演算のアキュムレーターとチェインアウト加算器 2.8. 固定小数点演算のシストリック・レジスター 2.9. 固定小数点演算のダブル累算レジスター 2.10. 固定小数点演算と浮動小数点演算の出力レジスターバンク 2.11. 浮動小数点演算に対する例外処理
3. 動作モードの説明 x
3.1. 固定小数点演算の動作モード 3.2. 浮動小数点演算の動作モード
3.1. 固定小数点演算の動作モード x
3.1.1. 独立乗算器モード 3.1.2. Multiplier Adder Sumモード 3.1.3. 独立複素数乗算器 3.1.4. 36ビット入力に加算する18 × 19乗算モード 3.1.5. シストリックFIR モード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.5. シストリックFIR モード x
3.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング 3.1.5.2. 18ビットシストリックFIRモード 3.1.5.3. 27ビットシストリックFIRモード
3.2. 浮動小数点演算の動作モード x
3.2.1. 単一の浮動小数点演算機能 3.2.2. 複数の浮動小数点演算機能
3.2.1. 単一の浮動小数点演算機能 x
3.2.1.1. 乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 積和演算モード
3.2.2. 複数の浮動小数点演算機能 x
3.2.2.1. 積和または積差モード 3.2.2.2. ベクトル1モード 3.2.2.3. ベクトル2モード 3.2.2.4. ダイレクト・ベクトル・ドット積 3.2.2.5. 複素数乗算
4. デザイン検討事項 x
4.1. 固定小数点演算向けの内部係数と前置加算器 4.2. 固定小数点演算向けのアキュムレーター 4.3. チェインアウト加算器 4.4. 固定小数点演算の入力カスケード
6. Stratix® 10ネイティブ固定小数点DSP IPコア・リファレンス x
6.1. サポートされる動作モード 6.2. 固定小数点演算の最大入力データ幅 6.3. Stratix® 10ネイティブ固定小数点DSP IPコアのパラメーター化 6.4. 信号
6.2. 固定小数点演算の最大入力データ幅 x
6.2.1. 18 x 18 Plus 36モードでの36ビット未満のオペランドの使用例
6.3. Stratix® 10ネイティブ固定小数点DSP IPコアのパラメーター化 x
6.3.1. 動作モードタブ 6.3.2. Pre-adderタブ 6.3.3. 内部係数タブ 6.3.4. アキュムレーター/出力カスケード 6.3.5. Pipeliningタブ 6.3.6. Clear Typeタブ
7. ALTERA_MULT_ADD IPコア・リファレンス x
7.1. 機能特性 7.2. パラメーター 7.3. 信号
7.1. 機能特性 x
7.1.1. 前置加算器 7.1.2. シストリック遅延レジスターのイネーブル 7.1.3. プリロード定数 7.1.4. ダブル・アキュムレーター
7.1.1. 前置加算器 x
7.1.1.1. Pre-adder Simpleモード 7.1.1.2. Pre-adder Coefficientモード 7.1.1.3. Pre-adder Inputモード 7.1.1.4. Pre-adder Squareモード 7.1.1.5. Pre-adder Constantモード
7.2. パラメーター x
7.2.1. Generalタブ 7.2.2. Extra Modesタブ 7.2.3. Multipliersタブ 7.2.4. Preadderタブ 7.2.5. アキュムレーター・タブ 7.2.6. Systolic/Chainout タブ 7.2.7. Pipeliningタブ
8. ALTMULT_COMPLEX IPコア・リファレンス x
8.1. 機能特性 8.2. 複素数乗算 8.3. パラメーター 8.4. 信号
9. LPM_MULT (Multiplier) IP コア・リファレンス x
9.1. 機能特性 9.2. パラメーター 9.3. 信号
9.2. パラメーター x
9.2.1. Generalタブ 9.2.2. General 2タブ 9.2.3. Pipeliningタブ
10. Stratix 10ネイティブ浮動小数点DSP IPコア・リファレンス x
10.1. Stratix® 10 ネイティブ浮動小数点DSPのIPコアでサポートされる動作モード 10.2. Stratix® 10ネイティブ浮動小数点DSP IPコアのパラメーター化 10.3. Stratix® 10ネイティブ浮動小数点DSP IPコアの信号
10.2. Stratix® 10ネイティブ浮動小数点DSP IPコアのパラメーター化 x
10.2.1. Stratix® 10ネイティブ浮動小数点DSP IPコアのパラメーター
1. Stratix® 10の可変精度DSPブロックの概要
2. ブロック・アーキテクチャーの概要
3. 動作モードの説明
4. デザイン検討事項
5. Stratix® 10可変精度DSPブロック実装ガイド
6. Stratix® 10ネイティブ固定小数点DSP IPコア・リファレンス
7. ALTERA_MULT_ADD IPコア・リファレンス
8. ALTMULT_COMPLEX IPコア・リファレンス
9. LPM_MULT (Multiplier) IP コア・リファレンス
10. Stratix 10ネイティブ浮動小数点DSP IPコア・リファレンス
11. Stratix® 10 可変精度DSPブロック・ユーザーガイドの改訂履歴

7.2.6. Systolic/Chainout タブ

表 39.  Systolic/Chainout Adder タブ
パラメーター 値 デフォルト値 説明
Enable chainout adder

YES,

NO

NO チェインアウト加算器モードをイネーブルするには、YES を選択します。
What is the chainout adder operation type?

ADD,

SUB

ADD チェインアウト加算器の動作を指定します。減算演算を実行するには、Multipliersタブの What is the representation format for Multipliers A inputs? と What is the representation format for Multipliers B inputs? に対して SIGNED を選択する必要があります。
Enable ‘negate’ input for chainout adder?

PORT_USED,

PORT_UNUSED

PORT_UNUSED negate 入力信号をイネーブルするには、PORT_USED を選択します。チェーンアウト加算器がディスエーブルされている場合、このパラメーターは無効となります。
Register ‘negate’ input?

UNREGISTERED,

CLOCK0,

CLOCK1,

CLOCK2,

CLOCK3

UNREGISTERED negate 入力信号の入力レジスターをイネーブルし、 negate レジスターの入力クロック信号を指定します。negate 入力レジスターが不要な場合は、UNREGISTERED を選択します。以下を選択すると、このパラメーターは無効になります。
  • Enable chainout adder に対し NO を選択する
  • Enable 'negate' input for chainout adder? に対し PORT_UNUSED を選択する
What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE negate レジスターへの非同期クリアソースを指定します。以下を選択すると、このパラメーターは無効になります。
  • Enable chainout adder に対し NO を選択する
  • Enable 'negate' input for chainout adder? に対し PORT_UNUSED を選択する
What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE negate レジスターへの同期クリアソースを指定します。
以下を選択すると、このパラメーターは無効になります。
  • Enable chainout adder に対しNO を選択する
  • Enable 'negate' input for chainout adder? に対しPORT_UNUSED を選択する
Systolic Delay
Enable systolic delay registers

On

Off

 Off シストリック・モードをイネーブルするには、このオプションを選択します。

このパラメーターは、 2 または4 を What is the number of multipliers? パラメーターに対し選択すると使用可能となります。

シストリック遅延レジスターを使用するには、 Register output of the adder unit をイネーブルする必要があります。

What is the source for clock input?

CLOCK0,

CLOCK1,

CLOCK2,

CLOCK0 シストリック遅延レジスターの入力クロック信号を指定します。

このオプションをイネーブルするには、 enable systolic delay registers を選択する必要があります。

What is the source for asynchronous clear input?

NONE

ACLR0

ACLR1

NONE シストリック遅延レジスターの非同期クリアーソースを指定します。

このオプションをイネーブルするには、 enable systolic delay registers を選択する必要があります。

What is the source for synchronous clear input?

NONE

SCLR0

SCLR1

NONE シストリック遅延レジスターの同期クリアーソースを指定します。

このオプションをイネーブルするには、 enable systolic delay registers を選択する必要があります。

レベル 2 の表題