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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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8.3. 3D LUT IPブロックの詳細
3D LUT IPは、インテルFPGAビデオ・ストリーミング・インターフェイスからのRGB形式のビデオ入力を受け入れます。3つのカラー・コンポーネント入力の最上位ビット (MSB) を使用してLUTの内容からデータ値を取得し、最下位ビット (LSB) を使用して最終出力値を補間します。Avalon Memory-Mapped互換のCPUインターフェイスは、ランタイム制御とLUTプログラミングを処理します。
図 14. 3D LUT IPのブロック図
アドレスデコーダーは、3つの入力カラー・コンポーネントのMSBをLUTの読み出しアドレスに変換します。Double bufferedをオンにすると、CPUインターフェイス経由で2番目のバッファーを選択するときに、IPによってアドレスにページオフセットが追加されます。ページフリップのダブル・バッファリングにより、LUT間の瞬時のスイッチングが可能になります。
LUT RAMは、LUTを含むオンチップメモリーをインスタンス化します。3D LUTキューブ頂点は8つのサブRAMに分割され、ターゲットサブキューブ頂点を並列に出力します。2番目のバッファーをイネーブルすると、LUTのメモリー深度が2倍になります。両方のバッファーの内容は、CPUインターフェイスを介してプログラム可能であり、3D LUT IP GUIを介してファームウェアで初期化済みにすることもできます。
四面体補間器は、DSP効率の高い方法を使用し、入力LSBを使用してLUTサブキューブ頂点のうちの4つを補間します。入力MSBの一部によって、ターゲットサブ立方体の6つの四面体のどれにピクセルが含まれるかが決まります。
ランタイム・コントロール・レジスターマップのコントロール・レジスターを使用すると、補間出力とバイパス出力を切り替えることができます。
ストリーミング・ビデオ・パイプラインに統合する場合は、次の点を考慮してください。
- IPはバッファー選択と出力イネーブルを制御し、それらを新しいフレームの開始時にのみ更新します。
- 内部パイプラインはコントロール信号を転送し、ビデオ解像度の変更の影響を受けません。
図 15. 3D LUTカラー変換の例左上からオリジナル、彩度、明度増加、カラー化 (紫)、カラー化 (緑)、彩度低下です。
