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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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13.3. Clipper IPのインターフェイス
| 名前 | 方向 | 幅 | 説明 |
|---|---|---|---|
| Clocks and resets | |||
| main_clock_clk | 入力 | 1 | AXI4-Sプロセシング・クロック |
| main_reset_rst | 入力 | 1 | AXI4-Sプロセシング・リセット |
| agent_clock_clk | 入力 | 1 | オプションのエージェント・インターフェイス・クロック |
| agent_reset_rst | 入力 | 1 | オプションのエージェント・インターフェイス・リセット |
| Controlインターフェイス | |||
| av_mm_control_agent_address | 入力 | 7 | Avalonメモリーマップド・エージェントのアドレス |
| av_mm_control_agent_write | 入力 | 1 | Avalonメモリーマップド・エージェントの書き込み |
| av_mm_control_agent_writedata | 入力 | 32 | Avalonメモリーマップド・エージェントの書き込みデータ |
| av_mm_control_agent_byteenable | 入力 | 4 | Avalonメモリーマップド・エージェントのバイトイネーブル |
| av_mm_control_agent_read | 入力 | 1 | Avalonメモリーマップド・エージェントの読み出し |
| av_mm_control_agent_readdata | 出力 | 32 | Avalonメモリーマップド・エージェントの読み出しデータ |
| av_mm_control_agent_readdatavalid | 出力 | 1 | Avalonメモリーマップド・エージェントの読み出し |
| av_mm_control_agent_waitrequest | 出力 | 1 | Avalonメモリーマップド・エージェントの待機要求 |
| Intel FPGA streaming videoインターフェイス | |||
| axi4s_vid_in_tdata | 入力 | AXI4-Sデータ入力 | |
| axi4s_vid_in_tvalid | 入力 | 1 | AXI4-Sデータが有効 |
| axi4s_vid_in_tuser[0] | 入力 | 1 | AXI4-Sビデオフレームの開始 |
| axi4s_vid_in_tuser[1] | 入力 | 1 | AXI4-S制御またはデータパケット |
| axi4s_vid_in_tuser[N-1:2] | 入力 | 未使用 | |
| axi4s_vid_in_tlast | 入力 | 1 | AXI4-Sパケットの終了 |
| axi4s_vid_in_tready | 出力 | 1 | AXI4-Sデータが準備完了 |
| axi4s_vid_out_tdata | 出力 | 17 | AXI4-Sデータ出力 |
| axi4s_vid_out_tvalid | 出力 | 1 | AXI4-Sデータが有効 |
| axi4s_vid_out_tuser[0] | 出力 | 1 | AXI4-Sビデオフレームの開始 |
| axi4s_vid_out_tuser[1] | 出力 | 1 | AXI4-Sコントロールまたはデータパケット |
| axi4s_vid_out_tuser[N-1:2] | 出力 | 18 | 未使用 |
| axi4s_vid_out_tlast | 出力 | 1 | AXI4-Sパケットの終了 |
| axi4s_vid_out_tready | 入力 | 1 | AXI4-Sデータが準備完了 |
17 次の式では、これらのインターフェイスのすべての tdata 幅のサイズを示しています。
max (floor(((bits per color sample x number of color planes x pixels in parallel) + 7) / 8) x 8, 16)
18 次の式、N = ceil (tdata幅 / 8) では、これらのインターフェイスすべての tuser 幅のサイズを示しています。