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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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22.3. Full-Raster to Streaming Converterのブロックの説明
このIPは、AXI4-Sインターフェイスの TDATA バスにエンベデッドされたピクセルデータおよびタイミングマーカーのフルラスター・インターフェイスとして、フルラスター・ビデオ入力フォーマットを受け入れます。また、このIPは TDATA バスからタイミングマーカーをフィルタリングして除去し、インテルFPGAストリーミング・ビデオ・プロトコル仕様に準拠したビデオアクティブのみのデータ形式を出力インターフェイスに提供します。
図 54. Full-Raster to Streaming Converterの高レベルのブロック図この図は、IPがフルラスター・ストリッパーと非同期FIFOバッファーの2つのブロックで構成されていることを示しています。
フルラスター・ストリッパーは、AXI4-Sフルラスター・ストリームからフルラスター・タイミング情報を取り除き、アクティブ・ビデオ・データをAXI4-S liteバス上に残します。IPは、ブランキング期間中にAXI4-S TVALID 信号をLowに設定することによって、タイミング情報を削除します。入力AXI4-Sフルラスター・バスが TUSER 信号をHighに設定すると、IPはブランキングになります。ストリッパーは、IPが最初のアクティブピクセルを送信するまで TUSER をHighに保持します。
図 55. Full-Raster to Streaming Converterのタイミング図次の図では、最初のアクティブピクセルが TDATA バス上で検出されるまで、フルラスター・ビデオ・ドメイン上の入力 TUSER 信号を検出して保持することによって、出力 TUSER 信号が生成される方法の例を示しています。
フルラスター・ストリッパーには、主にバレル・シフター・ロジックに基づいたピクセル・フォーマッター・ロジックがあります。これにより、IPは並行シナリオでピクセルのフィールド開始の正しい位置を検出できるようになります。出力ビデオストリーム上の tdata パケットの内容を調整して、フィールドの開始が常にピクセル0と一致するようにします。
IPは、トランスミッター側がレシーバー側ビデオ・インターフェイスと比較して遅い、もしくは速いピクセル・クロック・レートでビデオデータを生成することを前提としています。したがって、2つの異なるクロックドメイン間でビデオデータを移動するには、クロックドメインの交差が必要になります。さらに、TVALID および TREADY フロー制御のAXI4-Sビデオ・インターフェイスにより、ビデオデータパスで次の制御フローの問題が発生する可能性があります。
- ビデオレシーバーとトランスミッター、およびビデオ処理クロックが一致しない場合のクロックスキュー・マッチング
- ビデオ・パイプライン内のモジュールの1つが、予想される速度でデータを移動するために必要なスループットを提供できない場合の、データのラッシュの発生
このIPには、フルラスター・クロックドメインとビデオ処理クロックドメイン間のクロック・クロスドメインを処理する、非同期出力FIFOバッファーが含まれています。さらに、フルラスターとアクティブビデオのみのビデオ・インターフェイス間でデータを転送する際、少量のデータスキュー・ミスマッチやデータのラッシュ発生に対応するため、一時的にデータを受け入れます。