Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

40.5. Video Timing Generator IPレジスター

プロセッサー・インターフェイスはオプションです。ビルド時にGUIのBuild Parametersタブでこれをオンにする必要があります。特に明記されていない限り、すべてのレジスターは32ビット幅です。
表 769.  外部プロセッサー・インターフェイス

Video Timing Generator IPは、Avalonメモリーマップド・プロセッサー・レジスター・インターフェイスを介したパラメーターのランタイム・コンフィグレーションが可能です。
レジスター オフセット アクセス 説明

Parameterizationレジスター

VID_PID 0x000 RO このレジスターを読み出して、製品IDを取得します。
VERSION 0x004 RO このレジスターを読み出して、インテルがIPをビルドするために使用するインテルQuartusリリースのバージョン情報を取得します。
NUM_PULSES 0x008 RO Video Timing Generatorによって生成される追加の出力パルスの数
OUTPUT_IS_CV 0x00c RO

1の場合、出力は従来のIntel Clocked Videoになります。

0の場合、出力はフルラスター・バリアントになります。
ALIGNED_ONLY 0x010 RO

1の場合、ラスターは、ラスターのすべてのタイミング・パラメーターが並列のピクセル数の整数倍になるように制限されます。

0の場合、タイミング・パラメーターに制限はありません。
NUMBER_OF_COLOR_PLANES 0x014 RO ピクセルあたりのカラープレーン数
PIXELS_IN_PARALLEL 0x018 RO AXI4-Sバス上で転送されるクロックあたりのピクセル数
BPS 0x01c RO ビデオサンプルあたりのビット数
HSIZE 0x020 RO Video Timing Generatorで水平カウンターとコンパレーターをビルドするためのビット数。IPが生成できるラスターの最大幅を決定します。
VSIZE 0x024 RO Video Timing Generator内で垂直カウンターとコンパレーターをビルドするためのビット数。IPが生成できるラスターの最大の高さを決定します。
CPU_CLK_FREQ_HZ 0x028 RO プロセッサー・インターフェイス・クロックの周波数 (Hz)
BUILD_HARD_FRAME_LOCK 0x02c RO

Trueの場合、Video Timing Generatorにはハード・フレーム・ロック機能が含まれます。

Falseの場合、Video Timing Generatorは外部リファレンスへのハードロックを達成できません。
BUILD_SOFT_FRAME_LOCK 0x030 RO

Trueの場合、Video Timing Generatorにはソフト・フレーム・ロック機能が含まれます。

Falseの場合、Video Timing Generatorは外部リファレンスへのソフトロックを達成できません。
BUILD_VRR 0x034 RO

Trueの場合、Video Timing Generatorには可変リフレッシュ・レートが含まれます。

Falseの場合、Video Timing Generatorは可変リフレッシュ・レートを生成できません。
表 770.  コア・プロセッサー・レジスターの説明
レジスター オフセット アクセス 説明

Raster Timingレジスター

REG_STATUS 0x140 RO 予約済み
REG_COMMIT 0x144 RW 新しいビデオ規格に合わせて内部パラメーターを更新します。
REG_MODE 0x148 RW 動作制御モード
REG_RESET_POS 0x14c RW ラスターを基準とした、フレーム入力信号の開始位置の予想される位置
REG_TOTALS 0x150 RW ラスターの高さと幅の合計
REG_HB_END 0x154 RW ラインの最初のアクティブピクセル
REG_V1B_POS 0x158 RW フィールド1の垂直ブランキングの開始と終了
REG_V2B_POS 0x15c RW フィールド2の垂直ブランキングの開始と終了
REG_FIELD_STARTS 0x160 RW フィールド1と2の最初のライン
REG_HS_POS 0x164 RW 水平同期の開始と終了
REG_V1S_START 0x168 RW フィールド1の垂直同期開始の水平および垂直位置
REG_V1S_END 0x16c RW フィールド1の垂直同期の終了の水平および垂直位置
REG_V2S_START 0x170 RW フィールド2の垂直同期開始の水平および垂直位置
REG_V2S_END 0x174 RW フィールド2の垂直同期の終了の水平および垂直位置
REG_JITTER_CONT 0x178 RW ハード・フレーム・ロックおよびソフト・フレーム・ロックのタイミング・パラメーター
REG_BLACK_0 0x17c RW このカラープレーンの黒の初期値
REG_BLACK_1 0x180 RW 116 このカラープレーンの黒の初期値
REG_BLACK_2 0x184 RW 116 このカラープレーンの黒の初期値
REG_BLACK_3 0x188 RW 116 このカラープレーンの黒の初期値
REG_FRAME_COUNTS 0x18c RO 出力されたフレームの合計数と、受信された外部フレーム開始の数を返します。
REG_FRAME_LENGTH 0x190 RO 連続するフレーム開始入力信号間のビデオクロック数
REG_VTOTAL_ADJ 0x194 RO 117 ソフト・フレーム・ロックの調整後のラスターの合計の高さ
REG_VID_FREQ 0x198 RO ビデオクロックの周波数 (Hz)
REG_GENLOCK_STATS0 0x19c RO ハード・フレーム・ロックおよびソフト・フレーム・ロックのダイアグノスティック
REG_GENLOCK_STATS1 0x1a0 RO ソフト・フレーム・ロックのダイアグノスティック

Pulse and Toggle Timingレジスター

REG_PULSE0_START 0x1c0 RW 118 パルスの開始の水平および垂直位置
REG_PULSE0_END 0x1c4 RW 118 パルスの終了の水平および垂直位置
REG_PULSE1_START 0x1c8 RW 118 パルスの開始の水平および垂直位置
REG_PULSE1_END 0x1cc RW 118 パルスの終了の水平および垂直位置
REG_PULSE2_START 0x1d0 RW 118 パルスの開始の水平および垂直位置
REG_PULSE2_END 0x1d4 RW 118 パルスの終了の水平および垂直位置
REG_PULSE3_START 0x1d8 RW 118 パルスの開始の水平および垂直位置
REG_PULSE3_END 0x1dc RW 118 パルスの終了の水平および垂直位置
REG_PULSE4_START 0x1e0 RW 118 パルスの開始の水平および垂直位置
REG_PULSE4_END 0x1e4 RW 118 パルスの終了の水平および垂直位置
REG_PULSE5_START 0x1e8 RW 118 パルスの開始の水平および垂直位置
REG_PULSE5_END 0x1ec RW 118 パルスの終了の水平および垂直位置
REG_PULSE6_START 0x1f0 RW 118 パルスの開始の水平および垂直位置
REG_PULSE6_END 0x1f4 RW 118 パルスの終了の水平および垂直位置
REG_PULSE7_START 0x1f8 RW 118 パルスの開始の水平および垂直位置
REG_PULSE7_END 0x1fc RW 118 パルスの終了の水平および垂直位置
表 771.  REG_STATUS
名前 ビット 属性 説明
Reserved 31:0 Rsvd 予約済み
表 772.  REG_COMMIT
名前 ビット 属性 説明
Commit 0 WO このビットに1を書き込むと、アップロードされたすべてのプロセッサー・パラメーターが次のラスターの開始時にVideo Timing Generatorsにコミットされます。
VidClkRunning 1 RO

1はビデオクロックが実行中であることを示します。

0はビデオクロックが動作していないか不安定であることを示します。
UpdateTimingRequest 2 RO

1は、IPがコミットを発行したが完了していないことを示します。コミットロジックはラスターの開始を認識していません。

0は、コミットがペンディングになっていないことを示します。
表 773.  REG_MODE
名前 ビット 属性 説明
Frame Start is Pulse 0 RW

フレーム開始入力の信号の種類を設定します。

1の場合、入力は短いパルスです。

0の場合、入力はフレームごとにトグルできます。
Blank_n_Sync 1 RW

1の場合、IPは空白のタイミングを生成します。

0の場合、IPは同期タイミングを生成します。
HardFrameLock 2 RW

1の場合、ソフト・フレーム・ロックはFalseです。

0の場合、ソフト・フレーム・ロックはtrueです。
SoftFrameLock 3 RW

1でソフト・フレーム・ロックがFalseの場合、ソフト・フレーム・ロックはオンになります。

0の場合、ソフト・フレーム・ロックはオフです。
VRR Enable 4 RW

1の場合、可変リフレッシュ・レートはオンです。

0の場合、可変リフレッシュ・レートはオフになります。
VRR Line Mode 5 RW

可変リフレッシュ・レートがオンの場合、1に設定するとVVR Line Modeがオンになります。

0に設定すると、VVR Line Modeはオフになります。

Reserved 31:6 RO 予約済み
表 774.  REG_RESET_POS
名前 ビット 属性 説明
hReset hSize-1:0 RW 予想されるフレーム開始入力信号の水平位置 (ピクセル単位)
vReset 15+vSize:16 RW 予想されるフレーム開始入力信号の垂直位置 (ライン単位)
表 775.  REG_TOTALS
名前 ビット 属性 説明
hTotal hSize-1:0 RW ラスターの幅 (ピクセル単位)
vTotal 15+vSize:16 RW ラスターの高さ (行単位)
表 776.  REG_HB_END
名前 ビット 属性 説明
HB_END hSize-1:0 RW 水平ブランキング後の最初のアクティブピクセル
Reserved 32:hSize RO 予約済み
表 777.  REG_V1B_POS
名前 ビット 属性 説明
V1B Start vSize-1:0 RW フィールド1の垂直ブランキングの最初の行
V1B End 15+vSize:16 RW フィールド1の最初のアクティブ行
表 778.  REG_V2B_POS
名前 ビット 属性 説明
V2B Start vSize-1:0 RW

フィールド2の垂直ブランキングの最初の行

プログレッシブ・ラスターの場合は-1に設定
V2B End 15+vSize:16 RW

field2の最初のアクティブ行

プログレッシブ・ラスターの場合は-1に設定
表 779.  REG_FIELD_STARTS
名前 ビット 属性 説明
Field 1 Start vSize-1:0 RW フィールド1の最初の行
Field 2 End 15+vSize:16 RW

フィールド2の最初の行

プログレッシブ・ラスターの場合は-1に設定
表 780.  REG_HS_POS
名前 ビット 属性 説明
HSync Start hSize-1:0 RW 水平同期の最初のピクセル
HSync End 15+hSize:16 RW 水平同期後の最初のピクセル
表 781.  REG_V1S_START
名前 ビット 属性 説明
V1Sync hStart hSize-1:0 RW フィールド1の垂直同期の最初のピクセル
V1Sync vStart 15+hSize:16 RW フィールド1の垂直同期の最初の行
表 782.  REG_V1S_END
名前 ビット 属性 説明
V1Sync hEnd hSize-1:0 RW フィールド1の垂直同期後の最初のピクセル
V1Sync vEnd 15+hSize:16 RW フィールド1の垂直同期の最後の行
表 783.  REG_V2S_START
名前 ビット 属性 説明
V2Sync hStart hSize-1:0 RW

フィールド2の垂直同期の最初のピクセル

プログレッシブ・ラスターの場合は-1に設定
V2Sync vStart 15+hSize:16 RW

フィールド2の垂直同期の最初の行

プログレッシブ・ラスターの場合は-1に設定
表 784.  REG_V2S_END
名前 ビット 属性 説明
V2Sync hEnd hSize-1:0 RW

フィールド2の垂直同期後の最初のピクセル

プログレッシブ・ラスターの場合は-1に設定
V2Sync vEnd 15+vSize:16 RW

フィールド2の垂直同期の最後の行

プログレッシブ・ラスターの場合は-1に設定
表 785.  REG_JITTER_CONT
名前 ビット 属性 説明
Frame Start Max Jitter 7:0 RW

フレーム開始入力信号の発生によってラスターが再起動されない、予想されるフレーム開始位置の両側のビデオ・クロックサイクル数。

フレーム開始入力信号が予想される時点からこのビデオ・クロックサイクル数を超えて発生した場合、IPは出力ラスターを再起動します。
Soft lock frame start ignore 15:8 RW

Soft frame lockでTrue を選択した場合、このパラメーターはフレーム開始入力信号を無視するライン数を指定します。

Soft frame lockでTrueを選択した場合、このパラメーターは使用されません。

Soft lock frame start adjust 23:16 RW

Soft frame lockでTrueを選択した場合、このパラメーターは無視行を含むソフトロックの合計行数を指定します。

Soft frame lockでFalseを選択した場合、このパラメーターは使用されません。

Reserved 31:24 RO 予約済み
表 786.  REG_BLACK_0
名前 ビット 属性 説明
BLACK_0 BIT_DEPTH-1:0 RW このカラープレーンの黒の初期値
表 787.  REG_BLACK_1
名前 ビット 属性 説明
BLACK_1 BIT_DEPTH-1:0 RW

このカラープレーンの黒の初期値

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。
表 788.  REG_BLACK_2
名前 ビット 属性 説明
BLACK_2 BIT_DEPTH-1:0 RW

このカラープレーンの黒の初期値

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。
表 789.  REG_BLACK_3
名前 ビット 属性 説明
BLACK_3 BIT_DEPTH-1:0 RW

このカラープレーンの黒の初期値

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。
表 790.  REG_FRAME_COUNTS
名前 ビット 属性 説明
Start Counter 15:0 RO Frame Start Input Signalの発生回数をカウントします。
Frame Counter 31:16 RO 生成されたフレームの数をカウントします。
表 791.  REG_FRAME_LENGTH
名前 ビット 属性 説明
Frame Length hSize+vSize-1:0 RO フレーム開始入力信号の発生ごとのビデオクロックの数
表 792.  REG_VTOTAL_ADJ
名前 ビット 属性 説明
vTotal_Adj vSize-1:0 RO ソフト・フレーム・ロックで使用されるフレームごとの合計行数
Reserved 31:vSize RO 予約済み
表 793.  REG_VID_FREQ
名前 ビット 属性 説明
VidClkFreq 31:0 RO ビデオクロックの周波数 (Hz)
表 794.  REG_GENLOCK_STATS0
名前 ビット 属性 説明
Reset Count 15:0 RO

フレーム開始信号によりラスターがリセットされた回数をカウントします。

通常は静的で、出力規格が変更された場合にのみ増加します。この値が常に増加している場合は、フレーム開始信号の周期が出力ラスターの周期と一致していないことを示しています。
Stable Count 31:16 RO ソフト・フレーム・ロックのメカニズムがvTotal_adj値の変更を毎回しない場合にインクリメントします。
表 795.  REG_GENLOCK_STATS1
名前 ビット 属性 説明
vTotal Inc Counter 15:0 RO ソフト・フレーム・ロックのメカニズムがvTotal_adj値を増加させるたびにインクリメントします。
vTotal Dec Counter 31:16 RO ソフト・フレーム・ロックのメカニズムがvTotal_adj値を減少させるたびにインクリメントします。
表 796.  REG_PULSE0_START
名前 ビット 属性 説明
Pulse 0 hStart hSize-1:0 RW

パルスの最初のピクセル
Pulse 0 vStart 15+vSize:16 RW

パルスの最初の行

119
表 797.  REG_PULSE0_END
名前 ビット 属性 説明
Pulse 0 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 0 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 798.  REG_PULSE1_START
名前 ビット 属性 説明
Pulse 1 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 1 vStart 15+vSize:16 RW

パルスの最初の行

119
表 799.  REG_PULSE1_END
名前 ビット 属性 説明
Pulse 1 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 1 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 800.  REG_PULSE2_START
名前 ビット 属性 説明
Pulse 2 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 2 vStart 15+vSize:16 RW

パルスの最初の行

119
表 801.  REG_PULSE2_END
名前 ビット 属性 説明
Pulse 2 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 2 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 802.  REG_PULSE3_START
名前 ビット 属性 説明
Pulse 3 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 3 vStart 15+vSize:16 RW

パルスの最初の行

119
表 803.  REG_PULSE3_END
名前 ビット 属性 説明
Pulse 3 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 3 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 804.  REG_PULSE4_START
名前 ビット 属性 説明
Pulse 4 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 4 vStart 15+vSize:16 RW

パルスの最初の行

119
表 805.  REG_PULSE4_END
名前 ビット 属性 説明
Pulse 4 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 4 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 806.  REG_PULSE5_START
名前 ビット 属性 説明
Pulse 5 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 5 vStart 15+vSize:16 RW

パルスの最初の行

119
表 807.  REG_PULSE5_END
名前 ビット 属性 説明
Pulse 5 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 5 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 808.  REG_PULSE6_START
名前 ビット 属性 説明
Pulse 6 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 6 vStart 15+vSize:16 RW

パルスの最初の行

119
表 809.  REG_PULSE6_END
名前 ビット 属性 説明
Pulse 6 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 6 vEnd 15+vSize:16 RW

パルスの最後の行

119
表 810.  REG_PULSE7_START
名前 ビット 属性 説明
Pulse 7 hStart hSize-1:0 RW

パルスの最初のピクセル

119
Pulse 7 vStart 15+vSize:16 RW

パルスの最初の行

119
表 811.  REG_PULSE7_END
名前 ビット 属性 説明
Pulse 7 hEnd hSize-1:0 RW

パルスの最後のピクセル

119
Pulse 7 vEnd 15+vSize:16 RW

パルスの最後の行

119
116

このレジスターはROで、カラープレーンが存在しない場合は0x1234abcdを返します。

117

Soft Modeがオフの場合、このレジスターは未定義です。

118

このレジスターはROであり、パルスが存在しない場合は0x1234abcdを返します。Build ParameterタブのNumber of pulsesを参照してください。

119

このレジスターはROであり、パルスが存在しない場合は0x1234abcdを返します。Build ParameterタブでNumber of pulsesを参照してください。

レベル 2 の表題