Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683329
日付 6/26/2023
Public
ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

41.4. Warp IPレジスター

ソフトウェアAPIを使用するとWarp IPをプログラムおよび制御できるため、レジスターのセットは限られています。
表 841.  Warp IPレジスターこれらのレジスターはすべて読み出し専用で、Warp IPのパラメーター設定をクエリーできるようにします。すべてのレジスターは32ビット幅です。
レジスター名 オフセットアドレス アクセスタイプ 説明
vid_pid 0x000 RO Warp IPの製品およびベンダーID
version_number 0x004 RO Warp IPの今回のリリースのバージョン
Reserved 0x008 -  
Reserved 0x00C -  
pip 0x010 RO 並列パラメーターのピクセルの値を示します。
color_planes 0x014 RO カラープレーン・パラメーターの数の値を示します。
cps 0x018 RO カラー例パラメーターの数の値を示します。
num_engines 0x01C RO エンジンン・パラメーターの数の値を示します。
max_input_width 0x020 RO 最大入力ビデオ幅パラメーターの値を示します。
max_output_width 0x024 RO 最大出力ビデオ幅パラメーターの値を示します。
memory_buffer_size 0x028 RO メモリー・フレーム・バッファーサイズ・パラメーターの値を示します。
easy_warp 0x02C RO Use easy warpパラメーターの数の値を示します。
single_memory_bounce 0x030 RO Use single memory bounceパラメーターの数の値を示します。
cache_blocks 0x034 RO Cache blocks per engineパラメーターの数の値を示します。
Reserved 0x030-0x16C RO -
int_control 0x170 RW 割り込みをオンにします。
int_status 0x174 RW1C 割り込みステータスを読み出して、割り込みをクリアします。
表 842.   vid_pid レジスター
ビット 名前 説明
31:16 VID 0x6AF7の値を返すベンダーID
15:0 PID 0x016Fの値を返すWarp製品ID
表 843.   version_number レジスター
ビット 名前 説明
31:0 Version Number Warp IPのバージョン番号
表 844.   Pip レジスター
ビット 名前 説明
31:0 Pixels in Parallel 並列パラメーターのピクセル。1または2の値を返します。
表 845.   color_planes レジスター
ビット 名前 説明
31:0 Number of Color Planes カラープレーンの数のパラメーター。値3 を返します。
表 846.   bps レジスター
ビット 名前 説明
31:0 Bits per Color Sample カラーサンプルあたりのビット数のパラメーター。値10を返します。
表 847.   num_engines レジスター
ビット 名前 説明
31:0 Number of Engines エンジンの数パラメーター。1または2の値を返します。
表 848.   max_input_width レジスター
ビット 名前 説明
31:0 Maximum input video width 最大入力ビデオ幅パラメーター。2048または3840の値を返します。
表 849.   max_output_width レジスター
ビット 名前 説明
31:0 Maximum output video width 最大出力ビデオ幅パラメーター。2048または3840の値を返します。
表 850.   memory_buffer_size レジスター
ビット 名前 説明
31:0 Memory frame buffer size

メモリー・フレーム・バッファーサイズ・パラメーター。0、1、または2の値を返します。

0 = SD、1 = HD、2 = UHDです。
表 851.   Easy_warp レジスター
ビット 名前 説明
31:0 Use easy warp Use easy warpパラメーター。0または1の値を返します。
表 852.   single memory bounce レジスター
ビット 名前 説明
31:0 Single memory Bounce Use single memory bounceパラメーター。0または1の値を返します。
表 853.   cache blocks per engine レジスター
ビット 名前 説明
31:0 Cache blocks Cache blocks per engineパラメーター。256、512、または1024の値を返します。
表 854.   int_control レジスター
ビット 名前 説明
0 Interrupt Enable このビットを1に設定すると割り込みがイネーブルになります。0に設定すると割り込みがディスエーブルになります。
表 855.   int_status レジスター
ビット 名前 説明
0 Interrupt Status

このビットを読み出すと、割り込みのステータスが返されます。

このビットに1を書き込むと割り込みがクリアされます。割り込みは一度発生すると、このビットに1を書き込むことでクリアされるまで設定されたままになります。

デバッグおよび測定レジスター

Warp IPのコンフィグレーション設定でEnable Debug Registersをオンにすると、さまざまなデバッグおよび測定値を提供する一連の読み出し専用レジスターが使用可能になります。レジスターは、システムの起動およびデバッグ中に役立つ情報を提供し、ソフトウェアAPIを使用してアクセスします。

使用可能な測定値は、次のとおりです。

  • 入力セクション
    • INPUT_FRAME_COUNT
    • INPUT_FRAME_PERIOD
  • 出力セクション
    • OUTPUT_FRAME_COUNT
    • OUTPUT_FRAME_PERIOD
  • エンジンセクション
    • ENGINE_FRAME_COUNT
    • ENGINE_FRAME_PERIOD
    • ENGINE_BUSY_CYCLES
    • ENGINE_FRAME_DELAY
    • ENGINE_FAILED_TO_COMPLETE_FRAME
    • ENGINE_RUN_STATUS
    • ENGINE_CACHE_LOADS
  • 一般セクション
    • MEM_WR_QUEUES0
    • MEM_WR_QUEUES1
    • MEM_RD_QUEUES0
    • MEM_RD_QUEUES1
表 856.  レジスター
名前 説明
入力セクション

IPは、intel_vvp_warp_get_input_debug_register () APIを使用して、Warp IPの入力セクションに関連するデバッグレジスターを読み出します。

INPUT_FRAME_COUNT

Warp IPの入力で開始されたフレームの数のカウント。カウントされた最後のフレームは不完全な場合があります。

このカウンターは、Warp IPの入力におけるビデオ・アクティビティーを示します。このカウントを定期的にサンプリングすると、フレームレートが示されます。静的なカウントは、Warp IPへのアップストリーム・パイプラインがビデオデータを生成していないことを示します。
INPUT_FRAME_PERIOD

入力で確認されたフレームの最後の2つの開始の間で確認された axi4s_vid_in_0_clock サイクルの数。

このカウンターを使用して、その値を入力クロック周波数と比較することでフレームレートを示します。このレジスターの値が大きく変化する場合は、Warp IPのアップストリームの処理パイプラインが不安定であることを示します。

出力セクション

Warp IPの出力セクションに関連するデバッグレジスターは、intel_vvp_warp_get_output_debug_register () API呼び出しを使用して読み出されます。

OUTPUT_FRAME_COUNT

出力で開始されたフレームの数のカウント。カウントされた最後のフレームは不完全である可能性があります。

このカウンターは、Warp IPの出力でのビデオ・アクティビティーを示します。このカウントを定期的にサンプリングすると、フレームレートが示され、静的カウントは、Warp IPからのダウンストリーム・パイプラインがブロックされていて、ビデオデータを受け入れていないことを示します。
OUTPUT_FRAME_PERIOD

出力で確認されるフレームの最後の2つの開始の間で確認される axi4s_vid_out_0 サイクルの数。

このカウンターは、その値を出力クロック周波数と比較することでフレームレートを示すことができます。このレジスターの値が大きく変化する場合は、Warp IPのダウンストリームの処理パイプラインが不安定であることを示します。

エンジンセクション

Warp IPのエンジンセクションに関連するデバッグレジスターは、intel_vvp_warp_get_engine_debug_register () API呼び出しを使用して読み出されます。

ENGINE_FRAME_COUNT

参照されているエンジンによって処理が開始されたフレームの数。カウントされた最後のフレームの処理が進行中である可能性があります。

このカウンターは、Warp IP内のビデオ・アクティビティーを示すのに役立ちます。Warp IPが設定され、エンジンが正しく処理するようにコンフィグレーションされていることを示します。
ENGINE_FRAME_PERIOD

エンジンで確認されたフレームの最後の2つの開始の間で確認された core_clock サイクルの数。

このカウンターは、予想されるフレームレートを考慮して core_clock が正しく設定されていることを確認するのに役立ちます。これは、エンジンのビジー度を示す ENGINE_BUSY_CYCLES 値と比較する場合にも役立ちます。

ENGINE_BUSY CYCLES

最後のフレーム中にエンジンがビデオデータをアクティブに処理する core_clock サイクルの数。カウンターは、フレームの処理が始まると開始され、IPがフレームを完了するか、次のフレームの開始に遭遇するまで継続します。後者の場合、エンジンが時間内にフレームの処理を完了できません。ENGINE_FAILED_TO_COMPLETE_FRAME ステータス・インジケーターを参照してください。

ENGINE_FRAME_PERIOD と比較すると、 ENGINE_BUSY_CYCLES の値は、フレームの処理中にエンジンがどの程度ビジーであるかを示します。

ENGINE_FRAME_DELAY

最後の入力フレームの開始からエンジンの処理フェーズの開始までの core_clock サイクル数。

Lowレイテンシー動作にこのカウンターを使用して、Lowレイテンシー設定をプログラミングするときに十分な遅延があるかどうかを判断します。また、正しいLowレイテンシー動作の要件である入力および出力フレームの同期も示します。LowレイテンシーIPが正しく動作するには、この遅延が安定している必要があります。IPが安定した値を示さない場合、遅延は時間の経過とともに変化しており、入力と出力のフレーム同期が正しく動作していない可能性があることを示しています。
ENGINE_FAILED_TO_COMPLETE_FRAME

エンジンが要求されたフレーム期間内にフレームの処理を完了できなかったことを示すスティッキーフラグ。フラグはクエリーされるたびにクリアされます。

IPは、エンジンがビデオフレームを必要に応じて処理する時間が十分になく、画像が破損したことを示すためにこれを設定します。最も可能性の高い理由は、エンジンで使用できるメモリー帯域幅が不十分なことです。メモリー帯域幅が不十分な場合、読み出しデータが返されるのを待っている間に処理が停止するか、書き込みデータが送信されるのをブロックされて待機している間に処理が停止します。
ENGINE_RUN_STATUS

この値は、Use single memory bounceがオンの場合にのみ関係します。

値の下位16ビットは、前のフレームの処理中にIPが到達する最低のバッファリング・レベルを示します。バッファリング・レベルは、現在のキャッシュアクセスの書き込み位置と読み出し位置の差です。この値が0の場合、フレームの処理中にエンジンが停止したことを示します。Use single memory bounceがオンになっている場合、このストールにより出力ビデオが不安定になる可能性があります。

値の上位16ビットは、IPが最も低いバッファリング・レベルに達する出力ラインです。これらは、変換のどの時点でこの出力ラインが発生するかを示します。
ENGINE_CACHE_LOADS IPが前のフレームを処理中に生成するキャッシュロードの数。各キャッシュロードは16x8ピクセルブロック (合計128ピクセル) を読み出します。キャッシュ読み出しの合計数は、現在のワープ変換がメモリーに与えているメモリー帯域幅のロードを示します。

一般セクション

Warp IPの一般セクションに関連するデバッグレジスターは、intel_vvp_warp_get debug_register () API呼び出しを使用して読み出されます。

MEM_WR_QUEUES0

Warp IPのメモリー・コントローラーを介した各書き込みアクセスに対して同時にキューに入れられる内部リクエストの数を示します。IPは、各キュー深度の値を、このレジスターへの読み出しによって返される32ビット・データワードのバイトとして格納します。IPには、コンフィグレーション (個別のキュー値 (書き込みアクセス)) に応じて多数のキューがあります。

MEM_RD_QUEUES0とMEM_RD_QUEUES1

Warp IPのメモリー・コントローラーを介した各読み出しアクセスに対して同時にキューに入れられる内部リクエストの数を示します。IPには、読み出しキューの深度にアクセスするための2つの32ビット・レジスターがあります。個々のキュー深度の値は、これらのレジスターのいずれかへの読み出しによって返される32ビット・データワードのニブルとして格納されます。IPには、コンフィグレーション (個別のキュー値 (読み出しアクセス)) に応じて多数のキューがあります。

表 857.  個別のキュー値 (書き込みアクセス)

表には、各コンフィグレーションの個別のキュー値が表示されています。各書き込みキューの最大深度値は48です。キュー深度値を定期的にサンプリングして、この最大値に近いか、この最大値であることが判明した場合、キューがフルになってスループットがブロックされているため、IPから外部メモリーへの書き込み帯域幅が制限されていることを示します。
キュー Use Easy WarpまたはUse Single Memory Bounceがオン 単一エンジン 二重エンジン
Video Input MEM_WR_QUEUES0[7:0] MEM_WR_QUEUES0[7:0] MEM_WR_QUEUES0[7:0]
Engine 0 Write 該当なし MEM_WR_QUEUES0[15:8] MEM_WR_QUEUES0[15:8]
Engine 1 Write 該当なし 該当なし MEM_WR_QUEUES0[23:16]
表 858.  個別のキュー値 (読み出しアクセス)この表には、各コンフィグレーションの個別のキューの値が示されています。

各読み出しキューの深度の最大値は12です。キューの深度の値を定期的にサンプリングした結果、この最大値に近いか最大値に達していることが判明した場合は、キューがフルになってスループットがブロックされているため、IPから外部メモリーへの読み出し帯域幅が制限されていることを示します。
キュー Easy Warp 単一エンジン 二重エンジン
Video Output MEM_RD_QUEUES0[3:0] MEM_RD_QUEUES0[3:0] MEM_RD_QUEUES0[3:0]
Engine 0 Video 該当なし MEM_RD_QUEUES0[7:4] MEM_RD_QUEUES0[7:4]
Engine 0 Coeff0 該当なし MEM_RD_QUEUES0[11:8] MEM_RD_QUEUES0[11:8]
Engine 0 Coeff1 該当なし MEM_RD_QUEUES0[15:12] MEM_RD_QUEUES0[15:12]
Engine 0 Coeff2 該当なし MEM_RD_QUEUES0[19:16] MEM_RD_QUEUES0[19:16]
Engine 1 Video 該当なし 該当なし MEM_RD_QUEUES0[23:20]
Engine 1 Coeff0 該当なし 該当なし MEM_RD_QUEUES0[27:24]
Engine 1 Coeff1 該当なし 該当なし MEM_RD_QUEUES0[31:28]
Engine 1 Coeff2 該当なし 該当なし MEM_RD_QUEUES1[3:0]
レベル 2 の表題