インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド 2. インテル® Stratix® 10のコンフィグレーションについての詳細 3. インテル® Stratix® 10のコンフィグレーション・スキーム 4. デザインでのリセット・リリース・インテルFPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. インテル® Stratix® 10のコンフィグレーション機能 7. インテル® Stratix® 10のデバッグガイド 8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ 9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド x
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて 1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよびコンフィグレーションに関連する信号 1.1.2. インテル® Stratix® 10デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Stratix® 10 SoCデバイスのブート順序の指定
2. インテル® Stratix® 10のコンフィグレーションについての詳細 x
2.1. インテル® Stratix® 10コンフィグレーションのタイミング図 2.2. コンフィグレーション・フローのダイアグラム図 2.3. HPS、 PCIe* 、eSRAM、HBM2の追加クロック要件 2.4. インテル® Stratix® 10のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. インテル® Stratix® 10のコンフィグレーション・ピン x
2.4.1. SDMピンのマッピング 2.4.2. MSELの設定 2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィグレーション・ピンの指定 2.4.3.2. 兼用ピンのイネーブル 2.4.3.3. コンフィグレーション・ピンのI/O Standard、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVIDに向けたSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. インテル® Stratix® 10のコンフィグレーション・スキーム x
3.1. Avalon–STコンフィグレーション 3.2. ASコンフィグレーション 3.3. SD/MMCのコンフィグレーション 3.4. JTAGコンフィグレーション
3.1. Avalon–STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングルデバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.1.7. Avalon-ST x8におけるQSFの割り当て 3.1.8. Avalon-ST x16におけるQSFの割り当て 3.1.9. Avalon-ST x32におけるQSFの割り当て 3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.10.1. 機能の説明 3.1.10.2. PFL II IPコアの使用 3.1.10.3. PFL IIのパラメーター 3.1.10.4. PFL II信号
3.1.10.1. 機能の説明 x
3.1.10.1.1. CFIフラッシュに向けた.pofの生成とプログラミング 3.1.10.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.10.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.10.1.4. フラッシュ.pofへの複数ページの実装 3.1.10.1.5. オプション・ビットの格納 3.1.10.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.10.1.7. CFIフラッシュ・メモリー・デバイスにおけるページモードとオプションビットの実装
3.1.10.2. PFL II IPコアの使用 x
3.1.10.2.1. .sofファイルから.pofファイルへの変換 3.1.10.2.2. 個別のPFL II機能の作成 3.1.10.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.10.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.10.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングルデバイスのコンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーションのタイミング・パラメーター 3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.2.12. ASにおけるQSFの割り当て
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用するプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. SD/MMCのコンフィグレーション x
3.3.1. SD/MMCシングルデバイスのコンフィグレーション
3.4. JTAGコンフィグレーション x
3.4.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.4.2. JTAGデバイスのコンフィグレーション 3.4.3. JTAGマルチデバイス・コンフィグレーション 3.4.4. JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドライン
3.4.2. JTAGデバイスのコンフィグレーション x
3.4.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.4.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.4.3. JTAGマルチデバイス・コンフィグレーション x
3.4.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・インテルFPGA IPの使用 x
4.1. リセットリリースIPの要件について 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション (PR) 使用時のガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. HPS以外でのリモート・システム・アップデート機能の実行に向けたガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSUの用語集 5.1.2. ASコンフィグレーションを使用するリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答
5.4. クワッドSPIフラッシュのレイアウト x
5.4.1. ハイレベルのフラッシュレイアウト 5.4.2. クワッドSPIフラッシュレイアウトの詳細
5.4.1. ハイレベルのフラッシュレイアウト x
5.4.1.1. 標準 (RSU以外) のフラッシュレイアウト 5.4.1.2. RSUフラッシュレイアウト – SDMの視点から 5.4.1.3. RSUフラッシュレイアウト – ご自身の視点から
5.4.2. クワッドSPIフラッシュレイアウトの詳細 x
5.4.2.1. RSUサブ・パーティションのレイアウト 5.4.2.2. サブ・パーティション表のレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージ・リストの変更 5.4.2.5. アプリケーション・イメージのレイアウト
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期のRSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クワッドSPI操作を実行するコマンドシーケンス
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージおよび1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージでのフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Stratix® 10のコンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. プロトコル経由コンフィグレーション (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Stratix® 10のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. インテル® Stratix® 10コンフィグレーション・アーキテクチャーの概要 7.3. SDMデバッグ・ツールキットの概要 7.4. 前世代のデバイスファミリーのコンフィグレーション・ピンとの相違点 7.5. コンフィグレーション・ファイル形式の相違点 7.6. SEUについて 7.7. 一意の64ビットのチップIDの読み取り 7.8. Eタイル・トランシーバーでのコンフィグレーション失敗の可能性 7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
7.3. SDMデバッグ・ツールキットの概要 x
7.3.1. SDMデバッグ・ツールキットの使用
7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング x
7.9.1. nCONFIG 7.9.2. nSTATUS 7.9.3. CONF_DONEとINIT_DONE 7.9.4. SDM_IOピン
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

5.6.5. アプリケーション・イメージの追加

フラッシュメモリーにアプリケーション・イメージを追加するには、次の手順を実行します。

  1. QSPI_OPEN コマンドとQSPI_SET_CSコマンドをTclコンソールウィンドウで実行し、AS x4インターフェイスとフラッシュメモリーへの排他的なアクセスを設定します。これにより、QSPI_CLOSEコマンドを実行してアクセスを放棄するまで、AS x4インターフェイスおよびフラッシュへの排他的アクセスが得られます。QSPI_WRITEコマンドを使用して、新しいアプリケーション・イメージをフラッシュメモリーに書き込みます。
  2. もしくは、rsu1.tclスクリプトには、新しいアプリケーション・イメージをフラッシュメモリーにプログラミングするprogram_flash関数があります。次のコマンドは、このタスクを実行します。 
    program_flash new_application_image.rpd 0x03FF0000 1024

    program_flash関数は3つの引数を必要とします。

    1. フラッシュメモリーに書き込む.rpdファイル
    2. 開始アドレス
    3. QSPI_WRITEコマンドごとに書き込むワード数。QSPI_WRITEは、書き込み命令ごとに最大1024ワードをサポートします。
    図 82. 新しいアプリケーション・イメージのプログラミング 
    $ source rsu1.tcl
/channels/local/top/master_1
$ program_flash new_application_image.rpd 0x03ff0000 1024
total number of words is 458752
total number of page is 448
total number of sector is 28
reading rpd is completed
start erasing flash
erasing flash is completed
start writing flash
writing flash is completed

  3. QSPI_WRITEコマンドを使用し、新しいアプリケーション・イメージの開始アドレスを、コンフィグレーション・ファームウェア・ポインター・ブロック (CPB) の新しいイメージ・ポインター・エントリーに書き込みます。書き込みを開始する前に、新しいイメージ・ポインター・エントリーの値が0xFFFFFFFFであることを確認してください。
    注: コンフィグレーション・ファームウェア・ポインター・ブロックとサブ・パーティション表を編集する際は、両方のコピー (CBP0とCBP1) を更新する必要があります。コンフィグレーション・ファームウェア・ポインター・ブロックの詳細については、 を参照してください。
上に示されている例に基づき説明すると、CPB0およびCPB1のアドレスオフセット0x20は、アプリケーション・イメージの開始アドレスを指している必要があります。新しいアプリケーション・イメージの開始アドレスを次のイメージ・ポインター・エントリーに書き込む前に、次の新しいイメージ・ポインター・エントリーの値は0xFFFFFFFFでなければなりません。
表 45.  コンフィグレーション・ファームウェア・ポインター・ブロックの内容
CPB開始アドレス + 0x20 内容 値
CPB0 + 0x20 = 0x002E4020 現在のアプリケーション・イメージ・ポインター・エントリー (優先順位が最も高い) 0x002F4000
CPB0 + 0x28 = 0x002E4028 次のイメージ・ポインター・エントリー 0xFFFFFFFF
CPB1 + 0x20 = 0x002EC020 現在のアプリケーション・イメージ・ポインター・エントリー (優先順位が最も高い) 0x002F4000
CPB1 + 0x28 = 0x002EC028 次のイメージ・ポインター・エントリー 0xFFFFFFFF
表 46.  コンフィグレーション・ファームウェア・ポインター・ブロックの内容
CPB開始アドレス + 0x20 内容 値
CPB0 + 0x20 = 0x004A0020 現在のアプリケーション・イメージ・ポインター・エントリー (優先順位が最も高い) 0x004B0000
CPB0 + 0x28 = 0x004A0028 次のイメージ・ポインター・エントリー 0xFFFFFFFF
CPB1 + 0x20 = 0x004A8020 現在のアプリケーション・イメージ・ポインター・エントリー (優先順位が最も高い) 0x004B0000
CPB1 + 0x28 = 0x002EC028 次のイメージ・ポインター・エントリー 0xFFFFFFFF
QSPI_read関数を使用し、新しいイメージ・ポインター・エントリーの値が0xFFFFFFFFであることを確認できます。QSPI_read関数は2つの引数を取ります。
  1. 開始アドレス
  2. 読み出すワード数
図 83. 新しいイメージ・ポインター・エントリーの値が0xFFFFFFFFであることの確認 
$ qspi_read 0x002e4020 1
0x002f4000
$ qspi_read 0x002e4028 1
0xffffffff
% qspi_read 0x002ec020 1
ISR is empty
0x002f40000
% qspi_read 0x002ec028 1
0xffffffff

これにより、QSPI_write_one_word関数を使用して次のイメージエントリーへの新しいアプリケーション・イメージ・アドレスの書き込みを開始することができます。QSPI_write_one_word関数は2つの引数を取ります。
  1. アドレス
  2. ワードの値
図 84. 新しいイメージ・ポインター・エントリーへのアドレスポインターの書き込み 
% qspi_write_one_word 0x002e4028 0x03ff0000
% qspi_write_one_word 0x002ec028 0x03ff

これにより、次のイメージ・ポインター・エントリーにQSPI_read関数を実施し、目的の新しいアプリケーション・イメージの開始アドレスが書き込まれているかを確認できます。

新しいイメージポインターに対する更新の確認

% qspi_read 0x002e4028 1
0x03ff0000
% qspi_read 0x002ec028 1
0x03ff0000

これで、ホスト・ソフトウェアはnCONFIGピンをアサートし、 インテル® Stratix® 10 FPGAを新しいアプリケーション・イメージでリコンフィグレーションできるようになります。もしくは、PCBの電源を再投入することでも可能です。リコンフィグレーション後は、現在のイメージアドレスを確認します。想定されるアドレスは、0x03ff0000です。新しいイメージを追加すると、アプリケーション・イメージ・リストには新しく追加されたイメージが含まれ、古いアプリケーション・イメージは2番目のイメージになります。新しく追加されたアプリケーション・イメージの優先順位が最も高くなります。

注: リモート・システム・アップデート・ホストがアプリケーション・イメージをロードすると、決定ファームウェアはイメージ・ポインター・エントリーを逆の順序で走査します。デバイスを再起動する際は、新しいイメージが最優先されます。
レベル 2 の表題