9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762

日付 12/16/2019

バージョン 19.4

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9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

ドキュメント・バージョン	インテル® Quartus® Primeのバージョン	変更内容
2019.12.16	19.4	次の内容を変更しました。リセット・リリース・インテルFPGA IPおよびそれをデザインに含めることが必要とされる理由を説明する章を新しく追加しました。リモート・システム・アップデート・デザイン例に必要な通信とホスト・コンポーネントの図に次のコンポーネントを追加しました。リセット・リリース・インテルFPGA IP 3つのリセット・ブリッジ・インテルFPGA IP OSC_CLK_1クロック入力の項に、次の文を追加しました。 `OSC_CLK_1`をコンフィグレーションに指定し、インテル® Stratix® 10デバイスの電源を切断することなくリコンフィグレーションを行う場合、デバイスは `OSC_CLK_1`でのみリコンフィグレーションできます。このシナリオでは、 `OSC_CLK_1`はフリーランニングのクロックでなければなりません。 `RSU_STATUS`コマンドの`Failing image`フィールドの定義に次の文を追加しました。注: ASx4において、リコンフィグレーションを行う`nCONFIG`の立ち上がりエッジはこのフィールドをクリアーしません。失敗したイメージに関する情報は、Mailbox Clientが新しい`RSU_IMAGE_UPDATE`コマンドを受信し、更新イメージで正常にコンフィグレーションが行われた場合にのみ更新されます。 `QSPI_SET_CS`の定義に次の制約を追加しました。SDM_IOピンを使用するQSPIフラッシュ・メモリー・デバイスへのアクセスは、AS x4コンフィグレーション・スキーム、JTAGコンフィグレーション、およびASx4コンフィグレーションにコンパイルされたデザインでのみ利用可能です。 Avalon® STコンフィグレーション・スキームでは、QSPIフラッシュメモリーをGPIOピンに接続する必要があります。 JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドラインの項で、ヒントの最後の内容を次のように更新しました。ASまたは Avalon® -STインターフェイスを使用して初期のリコンフィグレーションを行い、PCBの`MSEL`設定がJTAGではない場合にJTAGインターフェイスをその後のリコンフィグレーションに使用する際は、.sofをインテル® Quartus® Primeプロジェクトで指定したファイル形式にする必要があります。例えば、ASコンフィグレーションに向けて`MSEL`ピンを最初にコンフィグレーションし、ASスキームを使用してコンフィグレーションを行い、その後 Avalon® -STに向けて生成された.sofを使用してJTAGリコンフィグレーションを行うと、そのリコンフィグレーションは失敗します。 FPGAコアからのリモート・システム・アップデート例の章で、RSUを表している図に注釈を付けました。
2019.10.07	19.3	次の内容を変更しました。 `RSU_STATUS`コマンドの定義を訂正しました。このコマンドは10ワードではなく9ワードです。デバッグの章に、 Eタイル・トランシーバーでのコンフィグレーション失敗の可能性を追加しました。アプリケーション・イメージ・リストの変更の項を更新しました。
2019.09.30	19.3	次の内容を変更しました。 `RSU_STATUS`応答に8番目のワードを追加しました。ワード8は現在のイメージの再試行カウンターです。 `RSU_STATUS`応答の5番目のワードに新しいフィールドを追加しました。このフィールドは、報告されたエラーのソースを明示します。利用可能な操作コマンドに`RSU_NOTIFY`を追加しました。 Programming File Generatorがサポートするイメージの数を、3から7に変更しました。 `RSU_STATUS`応答のワード2の定義を訂正しました。すべてが0の値は、失敗したイメージがないことを示します。フラッシュメモリーの下位アドレスに対する書き込み制約を削除しました。デバイスのファームウェアがアドレス0x0に属している必要があることに変更はありません。エラー状態のパルス範囲を、1 ms ±50%から、0.5 msから10 msに変更しました。インテル® Stratix® 10 FPGAコンフィグレーション・フローの図から、SDMファームウェアの状態を削除しました。これは、FPGAのコンフィグレーション状態の一部です。汎用シリアル・フラッシュ・インターフェイス・インテルFPGA IPを使用してフラッシュメモリーに書き込む場合、フラッシュデバイスはGPIOピンに接続している必要があるという内容を追加しました。 ASコンフィグレーション・スキームに向けたデバッグ・ガイドラインの項で、AS x4コンフィグレーション・スキームでの破損したコンフィグレーション・ビットストリームのデバッグ方法に関する推奨事項を追加しました。オプションのSDM I/Oピン割り当てを示す図を更新しました。19.3には、オプションの追加SDM I/Oピンがあります。次のコンポーネントの名称を変更しました。リセット・リリース・インテル® Stratix® 10 FPGA IPを、リセット・リリース・インテルFPGA IPに変更 Mailbox Client インテル® Stratix® 10 FPGA IPを、Mailbox ClientインテルFPGA IPに変更インテル® Stratix® 10シリアルフラッシュMailbox ClientインテルFPGA IPを、シリアルフラッシュMailbox ClientインテルFPGA IPに変更 Partial Reconfiguration External Configuration Controller Intel Stratix 10 FPGA IPを、Partial Reconfiguration External Configuration Controller FPGA IPに変更 AVST_READY信号の項で、信号名を訂正しました。デバイスは、`AVST_READY`がアサートされるとデータの送信を開始することができます。 Avalon® ST x32コンフィグレーション・スキームは、3つのDDR x72 DDR外部メモリー・インターフェイスに制限されているという注記を加えました。 Avalon® ST x8およびx16コンフィグレーション・スキームは、最大4つのx72 DDR外部メモリー・インターフェイスをサポートします。軽微なエラーと誤字を訂正しました。
2019.07.19	19.2	次の内容を変更しました。コンフィグレーション、リコンフィグレーション、エラーのタイミング図で示されているタイミング図の数値を訂正しました。番号3は現在、`nCONFIG`の立ち上がりエッジを示しています。初期コンフィグレーションのタイミングの項で、関連する文の番号を変更しました。 HPS、 PCIe* 、eSRAM、HBM2の追加クロック要件の項で、コンフィグレーションを開始する前にフリーランニングのクロックを必要とするコンポーネントのリストから、次のアイテムを削除しました。 EMIF Eタイル・トランシーバー注: HPS EMIFには引き続きこの要件が適用されます。
2019.07.08	19.2	次の内容を変更しました。コンフィグレーション・ピンの割り当てに関する内容をすべて更新し、再編成しました。 AS x4モードにおける`MSEL`ピンの動作を明確にしました。電源投入時およびデバイス・クリーニング後のSDM_IOピンの状態に関する情報を、インテル® Stratix® 10のコンフィグレーション・ピンの項に追加しました。パーシャル・コンフィグレーションとSmartVID信号について説明する項を個別に作成しました。 RSUの章で、次の内容を変更しました。次の項を追加しました。 RSUの用語集標準 (RSU以外) のフラッシュレイアウト RSUフラッシュレイアウト – SDMからの視点 RSUフラッシュレイアウト – ご自身の視点からクワッドSPIフラッシュレイアウトの詳細サブ・パーティションのレイアウトサブ・パーティション表のレイアウトポインター・ブロック・レイアウトアプリケーション・イメージ・リストの変更アプリケーション・イメージのレイアウト静的ファームウェアは、決定ファームウェアに置き換わっています。更新イメージには現在、ファクトリー・イメージ、決定ファームウェアおよび決定ファームウェアのデータが含まれます。 `QSPI_ERASE`コマンドは現在、4 KBにアライメントされています。消去するワード数は、1024の倍数にする必要があります。 `RSU_STATUS`および`CONFIG_STATUS`の重大なエラーコードと軽微なエラーコードの定義を追加しました。脚注を追加し、CvPを使用する前に、ペリフェラル・イメージまたはフルイメージのいずれかをASコンフィグレーション・スキームでコンフィグレーションする必要があることを説明しています。その後、CvPを使用してコアイメージをコンフィグレーションすることが可能です。 Analog DevicesのLTM4677デバイスを使用してSmartVIDデバイスのPMBusを調節する推奨事項を追加しました。このパラメーターは、 Device > Device and Pin Options > Power Management & VID > Slave device typeで設定します。兼用ピンとしての Avalon® -STピンの使用における制約を追加しました。詳細は、兼用ピンのイネーブルの項を参照してください。インテル® Stratix® 10コンフィグレーションのデータ幅、クロックレート、およびデータレートの表で、最大速度とデータレートを訂正しました。最大クロックレートは33 MHzです。最大データレートは33 Mbです。インテル® Stratix® 10リセットリリースIPを更新し、新しいAn 891: Using the Reset Release FPGA IPへのリファレンスを加えました。`nINIT_DONE`信号を使用してインテルHyperflexレジスターをゲーティングする推奨事項を削除しました。コンフィグレーションを開始する前に安定していなければならないフリーランニングのクロックリストに、eSRAMクロックを追加しました。インテル® Quartus® Prime19.2以降のプログラマーを使用してインテル® Stratix® 10 Mailbox Client FPGA IPを含めるデザインにおいて、.sofが19.1以前のインテル® Quartus® Primeのプログラマーで生成されている場合、.sofを再生成する必要があることを警告する注記を追加しました。次の図において、10 kΩプルアップ抵抗を`nCONFIG`に追加しました。 Avalon® -ST x8シングルデバイス・コンフィグレーションの接続 Avalon® -ST x16シングルデバイス・コンフィグレーションの接続 Avalon® -ST x32シングルデバイス・コンフィグレーションの接続 PFL II IPコアとデュアルCFIフラッシュ・メモリー・デバイス次の図において、`AVST_READY`信号の単体のシンクロナイザーを削除しました。 Avalon® -ST x8シングルデバイス・コンフィグレーションの接続 Avalon® -ST x16シングルデバイス・コンフィグレーションの接続 Avalon® -ST x32シングルデバイス・コンフィグレーションの接続ホストがFPGAまたはCPLDの場合、必要に応じてホスト・コントローラーにシンクロナイザーを実装することができます。検証により、外部シンクロナイザーは不要であることが示されています。インテル® Quartus® PrimeのConvert Programming Filesレガシー変換プログラムではなく、新しいインテル® Quartus® PrimeのProgramming File Generatorを使用してプログラミング・ファイルの生成を推奨するグローバルな変更を行いました。ファイルの変換に関する項すべてにおいて、Programming File Generatorを使用するように変更しています。ファイル変換の手順を提供している項すべてにおいて、レガシー Convert Programming Filesダイアログボックスではなく、Programming File Generatorを使用するように更新しました。クワッドSPIフラッシュのバイトアドレス指定に関する内容を明確にしました。SDMはフラッシュサイズが256 MB以上の場合、4バイトのアドレス指定を使用して動作するようにクワッドSPIフラッシュデバイスをコンフィグレーションします。クワッドSPIフラッシュのバイトアドレス指定についての項で、フラッシュメモリーのサイズを訂正しました。サイズはすべて、メガバイトまたはギガバイトではなく、メガビットまたはギガビットで示されています。図2 インテル® Stratix® 10のコンフィグレーション・アーキテクチャーのブロック図を汎用化しました。この図は現在、インテル® Stratix® 10デバイスの特定のバリアントを表示していません。初期コンフィグレーションのタイミングの説明にあるステップ3を訂正しました。正しくは、`nConfig`がLowの場合、SDMはブート後にアイドルモードに入ります。インテル® Stratix® 10 FPGAコンフィグレーション・フローの図を訂正しました。 `FPGA Config*`と`User Mode`間の遷移は、正しくは`INIT_DONE = HIGH`です。 JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドラインの項において、次の文を訂正しました。 `nSTATUS`の立ち下がりエッジですべてのJTAGアクセスが終了し、デバイスは`MSEL`が指定するブートソースに戻ります。JTAGコンフィグレーション中に、`nSTATUS`は安定している必要があります。この両方の文では、`nSTATUS`ではなく `nCONFIG`が正しい内容です。専用のSDM I/Oピンを使用しないコンフィグレーション信号に利用可能なSDM I/Oピンの割り当ての表から、 Avalon® -STに対する`CVP_CONFDONE`ピンの割り当てを削除しました。CvPは、インテル® Stratix® 10デバイスにおいて Avalon® -ST x8コンフィグレーション・スキームをサポートしていません。
2019.04.10	19.1	トランシーバーのリファレンス・クロックを更新しました。
2019.04.01	19.1	次の内容を追加、または改善しました。インテル® Stratix® 10リセットリリースIPを追加しました。このIPの`nINIT_DONE`出力を使用し、FPGAファブリック全体がユーザーモードに入るまでアプリケーション・ロジックをリセットに維持します。コンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプの項を追加し、ソフトウェア・フローおよびAS、 Avalon® -ST、JTAGプログラミング・スキームのプログラミング・ファイル出力を示しています。 Stratix 10コンフィグレーション・デバッグ・ガイドの章に、次の内容を追加しました。デバッグ・チェックリスト SDMデバッグ・ツールキットの概要 SDMデバッグ・ツールキットの使用一意の64ビットのチップIDの読み取り SEUについて外部AS_DATAピンで許容される最大スキュー遅延に関するガイドラインの項を追加しました。静的ファームウェアとファクトリー・イメージに向けたアップデート・イメージの生成の項を追加しました。 Avalon® -ST x8、x16、x32、ASコンフィグレーション・スキームのSDM_IOピンの割り当てと、QSF設定に関する項を追加しました。 Avalon® -STのコンフィグレーション・タイミングの項に注記を追加しました。この注記は、コンフィグレーション・データを Avalon® -ST x16およびx32のコンフィグレーションで駆動する要件に関するものです。インテル® Stratix® 10コンフィグレーションのタイミング図に、`nINIT_DONE`、`Data<n>-1:0]`、`AVST_READY`、`AVST_VALID`、`AS_CS0`信号を追加しました。 10 KΩプルアップ抵抗を`nCONFIG`に追加し、次の図でフラッシュイメージのファイルタイプを訂正しました。 AS x4シングルデバイス・コンフィグレーションの接続複数のシリアル・フラッシュ・デバイスを備えるASコンフィグレーションの接続 JTAGインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミングに向けた接続インテル® Stratix® 10コンフィグレーション・ピンのI/O Standardとドライブ強度の表に、IBISモデル名を追加しました。この表のタイトルを、コンフィグレーション・ピンのI/O Standard、ドライブ強度、およびIBISモデルに変更しました。インテル® Stratix® 10デバイスのコンフィグレーションについての章に、SDMファームウェアの更新の項を追加しました。 JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドラインの項に、次のガイダンスを追加しました。ASまたは Avalon® -STインターフェイスを使用して初期のリコンフィグレーションを行い、その後JTAGインターフェイスをリコンフィグレーションに使用する場合、.sofはインテル® Quartus® Primeプロジェクトで指定したファイル形式にする必要があります。次の信号を、固定の割り当てがないデバイス・コンフィグレーション・ピンのリストに追加しました。 `CONF_DONE` `INIT_DONE` `HPS_COLD_nRESET` プログラミング・ファイルの出力タイプの定義を改善しました。 PFL II IPコアの使用の内容を明確にし、構成を変更しました。多くのスクリーンショットを追加し、タスクを完了する手順を示しています。インテル® Stratix® 10デバイスのコンフィグレーションについての項で、サポートされるフラッシュ・メモリー・デバイスとSDカードの種類を更新しました。次の内容を含めてSDMピンのマッピングの表を更新しました。 Avalon® -ST x16、x32コンフィグレーション・スキーム SmartVIDのピン Mailbox Client インテル® Stratix® 10 FPGA IPのコマンドリストとその説明の表に、`GETDESIGN_HASH`コマンドの定義を追加しました。コマンドとエラーコードのタイトルを、コマンドおよび応答に変更しました。 Mailbox Client インテル® Stratix® 10 FPGA IPにおけるコマンドおよび応答ヘッダーの説明の表において、`Length`および`Command Code/Error Code`の説明を更新しました。トランシーバー、HPS、 PCIe 、高帯域幅メモリー (HBM2)、SmartVIDの追加クロック要件の項に、PLLリファレンス・クロック要件を追加しました。単一のRSUイメージの生成の項を更新し、インテル® Stratix® 10デバイスに向けた.rpdにはイメージアドレスのファームウェア・ポインター情報が含まれるようになり、これまでの生成方法とは互換性がないことを明確にしました。リモート・システム・アップグレードのコンフィグレーション・イメージの項から、アプリケーション・イメージはオプションであり、後で追加することが可能であると述べる注記を削除しました。初期のRSUのセットアップには、ファクトリー・イメージとアプリケーション・イメージの両方が必要です。コンフィグレーション・ファームウェア・ポインター・ブロック (CPB) の項に、次の注記を追加しました。注: アプリケーション・イメージはフラッシュデバイスのパーティション境界にアライメントされている必要があります。アプリケーション・イメージがパーティションに満たない場合、残りのセクターは使用することができません。破損したイメージからのRSU回復の項を新しく追加しました。この項では、破損したイメージをロードする試みからSDMを回復させる方法を説明しています。 ASコンフィグレーションで`OSC_CLK_1`にサポートされる周波数として71.5 MHzを追加しました。リモート・システム・アップグレード・フラッシュ・デバイスのレイアウトの項に、オプションの16バイトの.rpdバージョンIDの説明を追加しました。付録:サポートされるフラッシュデバイスを削除しました。この付録は、Supported Flash Devices for Intel Stratix 10 Devices のWebページに置き換わっています。このWebページでは、さまざまな目的に応じたフラッシュデバイスの情報を提供しています。 P30およびP33フラッシュ・メモリー・デバイスのリファレンスを削除しました。これらのCFIフラッシュデバイスは現在利用することができません。次の訂正を行いました。次の文を訂正しました。インテル® Stratix® 10デバイスは1.8ボルトで動作し、SD MMC I/Oはすべて2.7ボルトから3.6ボルトで動作するため、SDカードには中間の電圧レベル変換器が必要です。この内容は、SDカードにのみ適用されます。表1および表9で、 Avalon® -ST x16コンフィグレーションの`MSEL`値を訂正しました。正しい値は101です。 PFL II IPコアとP30またはP33デュアルCFIフラッシュ・メモリー・デバイスの図を訂正しました。`nCONFIG`信号にプルダウン抵抗は必要ありません。 ASコンフィグレーションを使用するリモート・システム・アップグレードの項から、リモート・システム・アップグレードでは、アプリケーション・イメージにパーシャル・リコンフィグレーション (PR) イメージを使用することができませんと述べる文を削除しました。リモート・システム・アップグレードは、PRをサポートします。 Mailbox Client インテル® Stratix® 10 FPGA IPのコマンドリストと説明の表の`CONFIG_STATUS`において、`MSEL`のサイズを訂正しました。`MSEL`は3ビットです。標準RSUイメージの生成の手順14aで終了アドレスを訂正しました。正しくは、 `0x00523FFです。` `QSPI_ERASE`の定義を訂正しました。消去するワード数は、4000ワードの倍数 (16進数) でなければなりません。 Mailbox Client インテル® Stratix® 10 FPGA IPのコマンドリストと説明 (HPS以外のバリアントに対するRSU機能) の表において、コマンドの数および応答の数を、コマンド長と応答長に変更しました。 `RSU_STATUS`コマンドのフィールドを訂正しました。`Last failing image`フィールドではなく、正しくは`First failing image`です。このフィールドは、最初に失敗したアプリケーション・イメージのフラッシュオフセットを報告します。リモート・システム・アップグレードのフラッシュ・メモリー・レイアウトの表で、予約されているフラッシュ・メモリー・イメージの量を64kから256kに変更しました。
2018.11.02	18.1	SDおよびMMCメモリーを除外するよう、図 39: フラッシュメモリーに格納されたイメージを使用してRSUを実装するインテル® Stratix® 10モジュールおよびインターフェイスを更新しました。このようなメモリータイプは、現行のリリースではサポートされていません。
2018.10.23	18.1	Avalon® -STコンフィグレーションのタイミングの項の記述に次の内容を追加しました。 `AVST_READY`信号は、`nSTATUS`ピンがHighである場合にのみ有効です。
2018.10.10	18.1	次の内容を変更しました。リモート・システム・アップグレードのコンフィグレーション・イメージでリモート・システム・アップグレードがサポートするイメージの個数を、500以上から507に変更しました。表「コンフィグレーション・ファームウェア・ポインター・ブロックのフォーマット」の最後の2つのエントリーを更新しました。
2018.10.04	18.1	次の内容を変更しました。トピック「リモート・システム・アップグレード」の内容を修正しました。Mailbox Client インテル® Stratix® 10 FPGA Mailbox Client IPコアへのコマンドがリコンフィグレーションを開始します。図「インテルStratix 10リモート・システム・アップグレードのコンポーネント」と関連情報へのリンクを修正しました。メールボックスのコンポーネントは、Mailbox Client インテル® Stratix® 10 FPGA IPコアです。
2018.09.21	18.1	次の内容を変更しました。新しい章のリモート・システム・アップグレードを追加しました。新しい章のインテル® Stratix® 10デバッグガイドを追加しました。 Avalon® -ST、AS、およびJTAGコンフィグレーション・スキームの章に個別のデバッグ・ガイドラインを追加しました。 Stratix 10デバイスのコンフィグレーションについての章を大幅に加筆修正しました。トランシーバー、HPS、 PCIe* 、高帯域幅メモリー (HBM2) およびSmartVIDの追加クロック要件およびSmartVID要件の項を追加しました。使用要件を追加するため、OSC_CLK_1 Clock Inputの項を加筆修正しました。複数のシリアル・フラッシュ・デバイスを使用するASの項を追加しました。インテルQuartus Primeプロ・エディションの手順を説明するスクリーンショットを複数追加しました。コンフィグレーション・スキームを説明する多くの図を改善しました。新しいCFIフラッシュ・メモリー・デバイスの定義で、新しいフラッシュデバイスの定義にはシステム管理者権限が必要である旨を追記しました。サポートされるPFL IIフラッシュデバイスのリストにMT28EWを追加しました。 PFL IIフラッシュを説明するほとんどの資料を、付録からインテル® Stratix® 10コンフィグレーション・スキームの章に移植しました。明瞭さと文体を向上させるために文書全体を編集しました。軽微な誤記を訂正しました。
2018.05.07	18.0	.qekアクティブ・シリアル・コンフィグレーション時間の見積もりの章を削除しました。 `OSC_CLK_1`がサポートする周波数を更新しました。 Convert Programming Filesを使用したプログラミング・ファイルの生成にフラッシュローダーの選択手順を追加しました。 SoCデバイスでのHPS JTAGチェーンに向けて、`TCK`、`TDI`、`TMS`、および`TDO`が使用可能であるという注を追加しました。次の図で、PORからnCONFIGをLowに駆動する命令を削除しました。 AS x4シングルデバイス・コンフィグレーションへの接続複数のEPCQ-Lデバイスを持つASコンフィグレーションの接続設定 JTAGインターフェイスを使用したEPCQ-Lデバイスのプログラミングに向けた接続設定 EMIFおよびPCIe IPコアへのリファレンス・クロックは、フリーランニングかつ安定していなければならない、という注をOSC_CLK_1クロック入力に追加しました。コンフィグレーションおよびプログラミングに向けてインテル® Quartus® Primeがサポートするファイルおよびツールの図から.ekpファイルを削除しました。章のタイトルを「ASコンフィグレーション・スキームを使用したインテル® Stratix® 10デバイスのコンフィグレーション」から、「ASコンフィグレーション・プログラミング・ファイルの生成とプログラミング」に更新しました。表「インテルStratix 10デバイスのコンフィグレーション・スキームと機能の概要」を更新しました。サポートの準備状況については、インテル販売代理店までお問い合わせください、という注を追加しました。 EPCQ-Lデバイス以外のフラッシュサポートについては、インテル販売代理店までお問い合わせください、という注を追加しました。 NANDコンフィグレーション・サポートを削除しました。図「インテルStratix 10デバイスのコンフィグレーション・スキーム」に、アイドル状態中にループする矢印を追加しました。表「インテルStratix 10デバイス・コンフィグレーション・ピン」のMSELの注を更新しました。 OSC_CLK_1クロック入力で、コンフィグレーション・クロック・ソースに`OSC_CLK_1`を推奨する注を追加しました。表「インテル® Stratix® 10デバイスのコンフィグレーション・スキームと機能の概要」の、CvPデータ幅と最大データレートを更新しました。複数のEPCQ-Lコンフィグレーション・デバイス・サポートを削除しました。

日付	バージョン	変更内容
2017年11月	2017.11.09	CvP (プロトコル経由コンフィグレーション) 実装ユーザーガイドへのリンクを削除しました。デバイス・セキュリティー、パーシャル・リコンフィグレーション、プロトコル経由コンフィグレーション (CvP) のタイトルを更新しました。
2017年11月	2017.11.06	表「オプション・ビット・セクターのフォーマット」を更新しました。追加のコンフィグレーション・ピンの設定の手順を更新しました。 .sofファイルから.pofファイルへの変換とCPLDとフラッシュ・メモリー・デバイスのプログラミングを追加しました。オプションビットの格納で.pofバージョンの値を更新しました。オプションビットの開始アドレスと終了アドレスの復元を更新し、オプションビットの開始アドレスと終了アドレスの復元に関する情報を追加しました。追加のコンフィグレーション・ピンの機能で、`CONF_DONE`および`INIT_DONE`ピンに推奨されるプルダウン抵抗についての注を追加しました。新しいサブセクション「複数のEPCQ-Lデバイスのサポート」を追加しました。表「コンフィグレーション・ピンのI/O Standardとドライブ強度」を追加しました。 2ステージ・レジスター・シンクロナイザー使用時の最大追加データワードについての情報を更新しました。最小ASコンフィグレーション時間を見積もる式を更新しました。 .rbfファイルの形式を説明するRBFコンフィグレーション・ファイルの形式のセクションを追加しました。コンフィグレーション・シーケンスを更新し、デバイスに最初にロードされる場合は、ファームウェアがコンフィグレーション・データの一部であることを示しました。表「PFL II Flash Interface Settingパラメーター」のNumber of flash devices usedパラメーターの記述を更新しました。プロトコル経由コンフィグレーション (CvP) の概要を更新し、プロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドへのリンクを追加しました。パーシャル・リコンフィグレーションの概要を更新し、Creating a Partial Reconfiguration Design chapter of the Handbook Volume 1: Design and Compilationへのリンクを追加しました。デザイン・セキュリティーの概要の説明を更新しました。インテル® Stratix® 10デバイスのコンフィグレーションについてにおいて、パーシャル・リコンフィグレーション機能の注および、パーシャル・リコンフィグレーション・ソリューションIPユーザーガイドへのリンクを追加しました。インテル® Stratix® 10デバイスのコンフィグレーションについてからSDMピンの注を削除しました。表「インテル® Stratix® 10デバイスでサポートされているコンフィグレーション・クロック・ソースと`AS_CLK`周波数」の内部オシレーターの`AS_CLK`周波数を更新しました。
2017年5 月	2017.05.22	図「ASインターフェイスを使用したEPCQ-Lデバイスのプログラミングに向けた接続設定」を更新しました。アクティブ・シリアル・インターフェイスを使用したEPCQ-LデバイスのプログラミングのEPCQ-Lデバイスのプログラミング・ガイドラインを更新しました。
2017年4月	2017.04.10	表「デバイスの各コンフィグレーション・スキームに向けたMSEL設定」のAS Fastモードの注を更新しました。プロトコル経由コンフィグレーション (CvP) に、CvPアプリケーションに対してAS x4 Fastモードの使用をユーザーに推奨する注を追加しました。 SpansionからCypressへインスタンスを更新しました。コンフィグレーションの概要の注および説明を更新しました。 AS x1サポートを削除しました。図「SD/MMCシングルデバイス・コンフィグレーションの接続設定」を追加しました。 AS x4シングルデバイス・コンフィグレーションの接続設定、複数のEPCQ-Lデバイスを持つASコンフィグレーションの接続設定、JTAGインターフェイスを介したEPCQ-Lデバイスのプログラミングに向けた接続設定、NANDフラッシュ・シングルデバイス・コンフィグレーションの接続設定、SD/MMCシングルデバイス・コンフィグレーションの接続設定を更新し、nCONFIGテストポイントについての注を追加しました。 `AVST_CLK`は連続する必要があるという注をAvalon-STのコンフィグレーションに追加しました。
2017年2月	2017.02.13	ASコンフィグレーション・スキームの.jicを追加し、ASコンフィグレーションを使用したStratix 10デバイスのコンフィグレーションのセクションとサブセクションを更新しました。 EPCQ-Lデバイスへの.jicファイルのプログラミングを追加しました。 SDMの説明を更新しました。 MailboxブロックおよびAvalon-ST x8コンフィグレーション・スキームへの注を追加し、SDMブロック図を更新しました。コンフィグレーション・シーケンスの図を更新しました。コンフィグレーション・シーケンスの説明を更新しました。図「Avalon-STバス・タイミング波形」を更新しました。表「Stratix 10コンフィグレーションの概要」のAvalon-STに注を追加しました。表「Stratix 10コンフィグレーションの概要」のASx4最大データレートを更新しました。コンフィグレーション可能なノードのサブセクションを削除しました。
2016年12月	2016.12.09	ASx1の最大データレートを更新しました。図「Stratix 10デバイスのコンフィグレーション・シーケンス」を更新しました。コンフィグレーション・シーケンスの説明を更新しました。 JTAGコンフィグレーション・シーケンスの説明を追加しました。パラレル・フラッシュ・ローダーII IPコアを追加しました。
2016年10 月	2016.10.31	初版