インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド 2. インテル® Stratix® 10のコンフィグレーションについての詳細 3. インテル® Stratix® 10のコンフィグレーション・スキーム 4. デザインでのリセット・リリース・インテルFPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. インテル® Stratix® 10のコンフィグレーション機能 7. インテル® Stratix® 10のデバッグガイド 8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ 9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド x
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて 1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよびコンフィグレーションに関連する信号 1.1.2. インテル® Stratix® 10デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Stratix® 10 SoCデバイスのブート順序の指定
2. インテル® Stratix® 10のコンフィグレーションについての詳細 x
2.1. インテル® Stratix® 10コンフィグレーションのタイミング図 2.2. コンフィグレーション・フローのダイアグラム図 2.3. HPS、 PCIe* 、eSRAM、HBM2の追加クロック要件 2.4. インテル® Stratix® 10のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. インテル® Stratix® 10のコンフィグレーション・ピン x
2.4.1. SDMピンのマッピング 2.4.2. MSELの設定 2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィグレーション・ピンの指定 2.4.3.2. 兼用ピンのイネーブル 2.4.3.3. コンフィグレーション・ピンのI/O Standard、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVIDに向けたSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. インテル® Stratix® 10のコンフィグレーション・スキーム x
3.1. Avalon–STコンフィグレーション 3.2. ASコンフィグレーション 3.3. SD/MMCのコンフィグレーション 3.4. JTAGコンフィグレーション
3.1. Avalon–STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングルデバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.1.7. Avalon-ST x8におけるQSFの割り当て 3.1.8. Avalon-ST x16におけるQSFの割り当て 3.1.9. Avalon-ST x32におけるQSFの割り当て 3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.10.1. 機能の説明 3.1.10.2. PFL II IPコアの使用 3.1.10.3. PFL IIのパラメーター 3.1.10.4. PFL II信号
3.1.10.1. 機能の説明 x
3.1.10.1.1. CFIフラッシュに向けた.pofの生成とプログラミング 3.1.10.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.10.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.10.1.4. フラッシュ.pofへの複数ページの実装 3.1.10.1.5. オプション・ビットの格納 3.1.10.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.10.1.7. CFIフラッシュ・メモリー・デバイスにおけるページモードとオプションビットの実装
3.1.10.2. PFL II IPコアの使用 x
3.1.10.2.1. .sofファイルから.pofファイルへの変換 3.1.10.2.2. 個別のPFL II機能の作成 3.1.10.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.10.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.10.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングルデバイスのコンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーションのタイミング・パラメーター 3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.2.12. ASにおけるQSFの割り当て
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用するプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. SD/MMCのコンフィグレーション x
3.3.1. SD/MMCシングルデバイスのコンフィグレーション
3.4. JTAGコンフィグレーション x
3.4.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.4.2. JTAGデバイスのコンフィグレーション 3.4.3. JTAGマルチデバイス・コンフィグレーション 3.4.4. JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドライン
3.4.2. JTAGデバイスのコンフィグレーション x
3.4.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.4.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.4.3. JTAGマルチデバイス・コンフィグレーション x
3.4.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・インテルFPGA IPの使用 x
4.1. リセットリリースIPの要件について 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション (PR) 使用時のガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. HPS以外でのリモート・システム・アップデート機能の実行に向けたガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSUの用語集 5.1.2. ASコンフィグレーションを使用するリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答
5.4. クワッドSPIフラッシュのレイアウト x
5.4.1. ハイレベルのフラッシュレイアウト 5.4.2. クワッドSPIフラッシュレイアウトの詳細
5.4.1. ハイレベルのフラッシュレイアウト x
5.4.1.1. 標準 (RSU以外) のフラッシュレイアウト 5.4.1.2. RSUフラッシュレイアウト – SDMの視点から 5.4.1.3. RSUフラッシュレイアウト – ご自身の視点から
5.4.2. クワッドSPIフラッシュレイアウトの詳細 x
5.4.2.1. RSUサブ・パーティションのレイアウト 5.4.2.2. サブ・パーティション表のレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージ・リストの変更 5.4.2.5. アプリケーション・イメージのレイアウト
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期のRSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クワッドSPI操作を実行するコマンドシーケンス
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージおよび1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージでのフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Stratix® 10のコンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. プロトコル経由コンフィグレーション (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Stratix® 10のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. インテル® Stratix® 10コンフィグレーション・アーキテクチャーの概要 7.3. SDMデバッグ・ツールキットの概要 7.4. 前世代のデバイスファミリーのコンフィグレーション・ピンとの相違点 7.5. コンフィグレーション・ファイル形式の相違点 7.6. SEUについて 7.7. 一意の64ビットのチップIDの読み取り 7.8. Eタイル・トランシーバーでのコンフィグレーション失敗の可能性 7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
7.3. SDMデバッグ・ツールキットの概要 x
7.3.1. SDMデバッグ・ツールキットの使用
7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング x
7.9.1. nCONFIG 7.9.2. nSTATUS 7.9.3. CONF_DONEとINIT_DONE 7.9.4. SDM_IOピン
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

2.1. インテル® Stratix® 10コンフィグレーションのタイミング図

初期コンフィグレーションのタイミング

図 4. コンフィグレーション、リコンフィグレーション、エラーのタイミング図

SDMは、 インテル® Stratix® 10デバイスのコンフィグレーションを駆動します。

図の最初のセクションは、通常のパワーオンリセット後の初期コンフィグレーションで想定されるタイミングを示しています。最初に、アプリケーション・ロジックはnCONFIG信号をLowに駆動します (POR)。nSTATUSは現在のコンフィグレーションの状態を反映するため、通常の条件下では、nSTATUSはnCONFIGに従います。nCONFIGは、nSTATUSと同じ値を持つ場合にのみ変化します。

エラーが発生すると、nSTATUSは約1 msの間Lowパルスを発し、デバイスがリコンフィグレーションを受け入れられる状態になるとHighをアサートします。

タイミング図の初期のコンフィグレーション部の番号は、次のイベントを表しています。

  1. SDMが起動し、MSEL信号をサンプリングして、指定されたFPGAコンフィグレーション・スキームを特定します。SDMは、電源を再投入するまでMSELピンを再度サンプリングすることはありません。
  2. nCONFIG信号がLowの場合、SDMは起動後にアイドルモードに入ります。
  3. 外部ホストがnCONFIG信号をHighに駆動すると、SDMはコンフィグレーションを開始します。SDMはnSTATUS信号をHighに駆動し、FPGAコンフィグレーションの開始を通知します。SDMは、ステップ1でMSELバスが指定したインターフェイスでコンフィグレーション・ビットストリームを受信します。この図は、AVST_READYおよびAVST_VALIDが持続してHighの状態を示しています。AVST_READYはディアサートすることがあります。その場合、AVST_VALIDを6サイクル以内にディアサートする必要があります。
  4. SDMはCONF_DONE信号をHighに駆動し、SDMがビットストリームを正常に受信したことを示します。
  5. インテル® Stratix® 10デバイスはINIT_DONEをアサートし、FPGAがユーザーモードに入ったことを示します。GPIOピンはハイ・インピーダンス状態を終了します。CONF_DONEのアサートからINIT_DONEのアサートまでの時間は変動します。FPGA Firstコンフィグレーションの場合、レジスターおよびステートマシンを含むFPGAファブリックの初期化後にINIT_DONEがアサートします。HPS Firstコンフィグレーションの場合、HPSアプリケーションがCONF_DONEとINIT_DONEの間の時間を制御します。INIT_DONEは、U-Bootやオペレーティング・システム (OS) などのHPSで実行されているソフトウェアがコンフィグレーションを開始し、FPGAがコンフィグレーションしてユーザーモードに入るまでアサートしません。

    デバイス全体は同時にユーザーモードに入りません。インテルでは、デザインでのリセット・リリース・インテルFPGA IPの使用 で説明されている内容をデザインに含めることを要件にしています。リセット・リリース・インテルFPGA IPのnINIT_DONE出力を使用し、FPGAファブリック全体がユーザーモードになるまでアプリケーション・ロジックをリセット状態に保持します。このIPをデザインに含めないと、断続的なアプリケーション・ロジック・エラーが発生する可能性があります。

リコンフィグレーションのタイミング

タイミング図の2番目のイベントは、 インテル® Stratix® 10デバイスのリコンフィグレーションを表しています。MSEL設定を電源投入後に変更する場合、 インテル® Stratix® 10の電源を再投入する必要があります。電源を再投入することで、デバイスのリコンフィグレーション前にMSELピンのサンプリングをSDMに強制します。

タイミング図のリコンフィグレーション部の番号は、次のイベントを表しています。

  1. 外部ホストは、nCONFIG信号をLowに駆動します。
  2. SDMは、デバイス・クリーニングを開始します。
  3. SDMは、デバイス・クリーニングが完了するとnSTATUS信号をLowに駆動します。
  4. 外部ホストはnCONFIG信号をHighに駆動して、リコンフィグレーションを開始します。
  5. SDMはnSTATUS信号をHighに駆動し、デバイスがリコンフィグレーションに向けて準備が整っていることを知らせ、リコンフィグレーションを開始します。

コンフィグレーション・エラー

タイミング図のコンフィグレーション・エラー部の番号は、次のイベントを表しています。

  1. SDMはnSTATUS信号を1 ms -0.5 ms/+9.5 msの間Lowに駆動し、コンフィグレーション・エラーを示します。 インテル® Stratix® 10デバイスはCONF_DONEをアサートしません。これは、コンフィグレーションが正常に終了しなかったことを示します。
  2. SDMはエラー状態に入ります。エラー状態の間、nCONFIGはHighの状態になっています。アプリケーションはnCONFIGをHighからLowに駆動し、次にLowからHighに駆動してコンフィグレーションを再開する必要があります。
  3. SDMはアイドル状態に入ります。外部ホストはnCONFIGをディアサートします。nCONFIGでLowからHighの遷移を駆動することにより、デバイスのリコンフィグレーションに向けた準備が整います。デバイスのパワーダウン・シーケンスに従いデバイスの電源を再投入することも可能です。
    注: nCONFIG信号は、nSTATUSと同じ値を持つ場合にのみレベルの変更が可能です。この制約は、nSTATUS = 1の場合にnCONFIGは1から0に遷移できることを意味します。nSTATUS = 0の場合、nCONFIGは0から1に遷移できます。エラー報告を除いて、nSTATUSはnCONFIGに従ってのみ変化します。

電源供給のステータス

パワーオンリセット (POR) は、電源出力が推奨の動作範囲内になるまで インテル® Stratix® 10デバイスをリセット状態に維持します。tRAMP は、最大電源ランプタイムを定義します。PORがtRAMP タイムを満たさない場合、 インテル® Stratix® 10デバイスのI/Oピンとプログラミング・レジスターはトライステートを維持します。

PORの詳細については、 インテル® Stratix® 10パワー・マネジメント・ユーザーガイドを参照してください。tRAMP の詳細については、 インテル® Stratix® 10デバイス・データシートを参照してください。

関連情報
レベル 2 の表題