インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド 2. インテル® Stratix® 10のコンフィグレーションについての詳細 3. インテル® Stratix® 10のコンフィグレーション・スキーム 4. デザインでのリセット・リリース・インテルFPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. インテル® Stratix® 10のコンフィグレーション機能 7. インテル® Stratix® 10のデバッグガイド 8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ 9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド x
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて 1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー
1.1. インテル® Stratix® 10デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよびコンフィグレーションに関連する信号 1.1.2. インテル® Stratix® 10デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. インテル® Stratix® 10のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Stratix® 10 SoCデバイスのブート順序の指定
2. インテル® Stratix® 10のコンフィグレーションについての詳細 x
2.1. インテル® Stratix® 10コンフィグレーションのタイミング図 2.2. コンフィグレーション・フローのダイアグラム図 2.3. HPS、 PCIe* 、eSRAM、HBM2の追加クロック要件 2.4. インテル® Stratix® 10のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. インテル® Stratix® 10のコンフィグレーション・ピン x
2.4.1. SDMピンのマッピング 2.4.2. MSELの設定 2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号に向けたデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィグレーション・ピンの指定 2.4.3.2. 兼用ピンのイネーブル 2.4.3.3. コンフィグレーション・ピンのI/O Standard、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVIDに向けたSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. インテル® Stratix® 10のコンフィグレーション・スキーム x
3.1. Avalon–STコンフィグレーション 3.2. ASコンフィグレーション 3.3. SD/MMCのコンフィグレーション 3.4. JTAGコンフィグレーション
3.1. Avalon–STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングルデバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.1.7. Avalon-ST x8におけるQSFの割り当て 3.1.8. Avalon-ST x16におけるQSFの割り当て 3.1.9. Avalon-ST x32におけるQSFの割り当て 3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.10. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.10.1. 機能の説明 3.1.10.2. PFL II IPコアの使用 3.1.10.3. PFL IIのパラメーター 3.1.10.4. PFL II信号
3.1.10.1. 機能の説明 x
3.1.10.1.1. CFIフラッシュに向けた.pofの生成とプログラミング 3.1.10.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.10.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.10.1.4. フラッシュ.pofへの複数ページの実装 3.1.10.1.5. オプション・ビットの格納 3.1.10.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.10.1.7. CFIフラッシュ・メモリー・デバイスにおけるページモードとオプションビットの実装
3.1.10.2. PFL II IPコアの使用 x
3.1.10.2.1. .sofファイルから.pofファイルへの変換 3.1.10.2.2. 個別のPFL II機能の作成 3.1.10.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.10.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.10.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングルデバイスのコンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーションのタイミング・パラメーター 3.2.5. 外部AS_DATAピンで許容される最大スキュー遅延に関するガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームに向けたデバッグ・ガイドライン 3.2.12. ASにおけるQSFの割り当て
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用するシリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用するプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. SD/MMCのコンフィグレーション x
3.3.1. SD/MMCシングルデバイスのコンフィグレーション
3.4. JTAGコンフィグレーション x
3.4.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.4.2. JTAGデバイスのコンフィグレーション 3.4.3. JTAGマルチデバイス・コンフィグレーション 3.4.4. JTAGコンフィグレーション・スキームにおけるデバッグ・ガイドライン
3.4.2. JTAGデバイスのコンフィグレーション x
3.4.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.4.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.4.3. JTAGマルチデバイス・コンフィグレーション x
3.4.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・インテルFPGA IPの使用 x
4.1. リセットリリースIPの要件について 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション (PR) 使用時のガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. HPS以外でのリモート・システム・アップデート機能の実行に向けたガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSUの用語集 5.1.2. ASコンフィグレーションを使用するリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答
5.4. クワッドSPIフラッシュのレイアウト x
5.4.1. ハイレベルのフラッシュレイアウト 5.4.2. クワッドSPIフラッシュレイアウトの詳細
5.4.1. ハイレベルのフラッシュレイアウト x
5.4.1.1. 標準 (RSU以外) のフラッシュレイアウト 5.4.1.2. RSUフラッシュレイアウト – SDMの視点から 5.4.1.3. RSUフラッシュレイアウト – ご自身の視点から
5.4.2. クワッドSPIフラッシュレイアウトの詳細 x
5.4.2.1. RSUサブ・パーティションのレイアウト 5.4.2.2. サブ・パーティション表のレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージ・リストの変更 5.4.2.5. アプリケーション・イメージのレイアウト
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期のRSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クワッドSPI操作を実行するコマンドシーケンス
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージおよび1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージでのフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Stratix® 10のコンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. プロトコル経由コンフィグレーション (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Stratix® 10のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. インテル® Stratix® 10コンフィグレーション・アーキテクチャーの概要 7.3. SDMデバッグ・ツールキットの概要 7.4. 前世代のデバイスファミリーのコンフィグレーション・ピンとの相違点 7.5. コンフィグレーション・ファイル形式の相違点 7.6. SEUについて 7.7. 一意の64ビットのチップIDの読み取り 7.8. Eタイル・トランシーバーでのコンフィグレーション失敗の可能性 7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
7.3. SDMデバッグ・ツールキットの概要 x
7.3.1. SDMデバッグ・ツールキットの使用
7.9. コンフィグレーション・ピンの動作の理解およびトラブルシューティング x
7.9.1. nCONFIG 7.9.2. nSTATUS 7.9.3. CONF_DONEとINIT_DONE 7.9.4. SDM_IOピン
1. インテル® Stratix® 10コンフィグレーション・ユーザーガイド
2. インテル® Stratix® 10のコンフィグレーションについての詳細
3. インテル® Stratix® 10のコンフィグレーション・スキーム
4. デザインでのリセット・リリース・インテルFPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. インテル® Stratix® 10のコンフィグレーション機能
7. インテル® Stratix® 10のデバッグガイド
8. インテル® Stratix® 10コンフィグレーション・ユーザーガイド・アーカイブ
9. インテル® Stratix® 10コンフィグレーション・ユーザーガイド改訂履歴

3.2.10.1. Programming File Generatorを使用するプログラミング・ファイルの生成

デフォルトにおいて、 インテル® Quartus® Primeコンパイラーのアセンブラー・モジュールは、デバイスのプログラミングに必要な一次ファイルをフルコンパイルの最後に生成します。一次プログラミング・ファイルには、.sof、.pof、および.rpdが含まれます。Programming File Generatorを使用し、代替のデバイス・プログラミング方法に向けたプログラミング・ファイル (フラッシュ・プログラミング用の.jic、パーシャル・リコンフィグレーション用の.rbf、サードパーティー製プログラマーのコンフィグレーション用の.rpdなど) を生成することができます。Programming File Generatorは、 インテル® Stratix® 10以降のデバイスをサポートします。従来のConvert Programming Filesダイアログボックスは、 インテル® Stratix® 10以降のデバイスの高度なプログラミング機能の一部をサポートしていません。
注: .rpdをリモート・システム・アップデート (RSU) に向けて生成する場合、リモート・システム・アップデートの章のアプリケーション・イメージの生成 で説明されている内容に従う必要があります。この手順により、 インテル® Stratix® 10デバイスに向けたフラッシュ・プログラミング・ファイルが生成されます。

次の手順を実行し、必要なプログラミング・ファイルを生成します。

  1. File Programming File Generatorをクリックします。
  2. Device Familyに、 インテル® Stratix® 10を選択します。
  3. Configuration modeで、Active Serial x4を選択します。
  4. 生成するファイルのOutput directoryとNameを指定します。
  5. Output directoryで、デザインに適したファイルの種類を選択します。ASスキームは、Programmer Object File (.pof)、JTAG Indirect Configuration File (.jic)、およびRaw Programming Data File (.rpd) のファイルタイプをサポートしています。
    図 42. Programming File Generatorの出力ファイル
  6. JTAG Indirect Configuration File (.jic) およびProgrammer Object File (.pof) には、Memory Map File (.map) をオンにすることができます。このオプションは、フラッシュ・メモリー・アドレスの位置を示します。
    Input Filesタブが利用できる状態になります。
  7. Input FilesタブでAdd Bitstreamをクリックし、お使いのコンフィグレーション・ビットストリームを検索します。
    図 43. Programming File Generatorの入力ファイル
  8. Configuration Deviceタブで、Add Deviceをクリックします。Configuration Deviceリストからフラッシュデバイスを選択する、もしくは使用可能なメニューオプションを使用してカスタムデバイスを定義することができます。カスタム・コンフィグレーション・デバイスの定義についての詳細は、インテルQuartus Primeプロ・エディションのユーザーガイド: プログラマーの、コンフィグレーション・デバイス・タブの設定 (プログラミング・ファイル・ジェネレーター) の章を参照してください。
    図 44. Programming File Generatorの入力ファイル
    注: .rpd形式はフラッシュデバイスから独立しているため、.rpdファイルにフラッシュデバイスを指定する必要はありません。一方、.pofファイルおよび.jicファイルには、コンフィグレーション・デバイスに固有のプログラミング・データ、およびその他の必要なデータが追加されて含まれています。 インテル® Quartus® Primeのプログラマーは、この追加データを使用してコンフィグレーション・デバイスとの通信を確立し、プログラミング・データを書き込みます。
  9. Generateをクリックし、必要なプログラミング・ファイルを生成します。
関連情報
レベル 2 の表題