3.1.10.4. PFL II信号

インテル® Stratix® 10コンフィグレーション・ユーザーガイド

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ID 683762

日付 12/16/2019

バージョン 19.4

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3.1.10.4. PFL II信号

表 22. PFL II信号
ピン	種類	ウィークプルアップ	機能
`pfl_nreset`	入力	—	PFL II IPコアの非同期リセットです。FPGAコンフィグレーションを有効にするにはHighにプルアップします。FPGAコンフィグレーションを行わない場合は、PFL II IPコアを使用しない際にLowにプルダウンします。このピンは、PFL II IPのフラッシュ・プログラミング機能に影響しません。
`pfl_flash_access_granted`	入力	—	システムレベルの同期に使用されます。フラッシュへのアクセスを制御するプロセッサーまたはアービターがこの入力ピンを駆動します。PFL II IPコアの機能をフラッシュマスターとして使用するには、このピンをHighにプルアップします。`pfl_flash_access_granted`ピンをLowに駆動すると、JTAGインターフェイスがフラッシュおよびFPGAコンフィグレーションにアクセスできなくなります。
`pfl_clk`	入力	—	デバイスへのユーザー入力クロックです。これは、PFL II IPのConfigurationタブでWhat is the external clock frequency?パラメーターに指定する周波数です。この周波数は、コンフィグレーション中にFPGAに指定する最大`DCLK`周波数よりも高くすることはできません。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`fpga_pgm[]`	入力	—	コンフィグレーションのページを決定します。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`fpga_conf_done`	入力	10 kΩプルアップ抵抗	FPGAの`CONF_DONE`ピンに接続します。コンフィグレーションが成功すると、FPGAはこのピンをHighにリリースします。FPGAコンフィグレーション中にこのピンはLowに保持されます。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`fpga_nstatus`	入力	10 kΩプルアップ抵抗	FPGAの`nSTATUS`ピンに接続します。このピンは、FPGAコンフィグレーションが開始する前にHighになっており、FPGAコンフィグレーション中はHighで維持する必要があります。コンフィグレーション・エラーが発生すると、FPGAはこのピンをLowにプルダウンし、PFL II IPコアはフラッシュ・メモリー・デバイスからのデータの読み出しを停止します。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`pfl_nreconfigure`	入力	—	Lowの場合、FPGAのリコンフィグレーションが開始されます。リコンフィグレーションの手動制御を実装するには、このピンをスイッチに接続します。この入力を使用してCPLDに独自のロジックを記述し、PFL II IPを介してリコンフィグレーションをトリガーできます。`pfl_nreconfigure`を使用して`fpga_nconfig`出力信号を駆動し、リコンフィグレーションを開始します。`pfl_clk`ピンはこの信号を登録します。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`pfl_flash_access_request`	出力	—	システムレベルの同期に使用されます。必要に応じて、このピンはプロセッサーまたはアービターに接続します。JTAGインターフェイスがフラッシュにアクセスする際、またはPFL II IPがFPGAをコンフィグレーションする際に、PFL II IPコアはこのピンをHighに駆動します。この出力ピンは、`flash_noe`ピンおよび`flash_nwe`ピンと連携して機能します。
`flash_addr[]`	出力	—	フラッシュ・メモリー・アドレスです。アドレスバスの幅は、フラッシュ・メモリー・デバイスの集積度と`flash_data`バスの幅に依存します。インテルでは、PFL IIでSet flash bus pins to tri-state when not in useのオプションをOnにすることを推奨しています。
`flash_data[]`	入力または出力 (双方向ピン)	—	8ビット、16ビット、または32ビットのデータを送受信するための双方向データバスです。インテルでは、PFL IIでSet flash bus pins to tri-state when not in useのオプションをOnにすることを推奨しています。 ⁶
`flash_nce[]`	出力	—	フラッシュ・メモリー・デバイスの`nCE`ピンに接続します。Low信号は、フラッシュ・メモリー・デバイスを有効にします。複数のフラッシュ・メモリー・デバイスをサポートする場合はこのピンを使用します。`flash_nce`ピンは、接続されているすべてのフラッシュ・メモリー・デバイスのそれぞれの`nCE`ピンに接続されます。このポートの幅は、チェーン内のフラッシュ・メモリー・デバイスの数によって異なります。
`flash_nwe`	出力	—	フラッシュ・メモリー・デバイスの`nWE`ピンに接続します。Lowの場合、フラッシュ・メモリー・デバイスへの書き込み動作が有効になります。
`flash_noe`	出力	—	フラッシュ・メモリー・デバイスの`nOE`ピンに接続します。Lowの場合、読み出し動作中のフラッシュ・メモリー・デバイスの出力が有効になります。
`flash_clk`	出力	—	バーストモードに使用されます。フラッシュ・メモリー・デバイスの`CLK`入力ピンに接続します。`CLK`のアクティブエッジにより、フラッシュ・メモリー・デバイスの内部アドレスカウンターが増加します。単一CFIフラッシュのバーストモードにおいて、`flash_clk`周波数は`pfl_clk`周波数の半分です。デュアルCFIフラッシュ・ソリューションの場合、`flash_clk`周波数は`pfl_clk`周波数の1/4で動作します。このピンはバーストモード専用です。バーストモードを使用しない場合、これらのピンをフラッシュ・メモリー・デバイスからホストに接続しないでください。
`flash_nadv`	出力	—	バーストモードに使用されます。フラッシュ・メモリー・デバイスのアドレス有効入力ピンに接続します。この信号を使用して開始アドレスをラッチします。このピンはバーストモード専用です。バーストモードを使用しない場合、これらのピンをフラッシュ・メモリー・デバイスからホストに接続しないでください。
`flash_nreset`	出力	—	フラッシュ・メモリー・デバイスのリセットピンに接続します。Low信号はフラッシュ・メモリー・デバイスをリセットします。
`fpga_nconfig`	オープンドレイン出力	10 kWプルアップ抵抗	FPGAの`nCONFIG`ピンに接続します。LowパルスはFPGAをリセットし、コンフィグレーションを開始します。これらのピンは、PFL II IPコアのフラッシュ・プログラミング・オプションでは使用できません。⁶
`pfl_reset_watchdog`	入力	—	ウォッチドッグ・タイマーがタイムアウトする前にウォッチドッグ・タイマーをリセットするスイッチ信号です。ウォッチドッグ・タイマーをリセットするには、少なくとも`pfl_clk`クロックの2サイクルの間、この信号をHighまたはLowに保持します。
`pfl_watchdog_error`	出力	—	Highの場合、ウォッチドッグ・タイマーのエラー状態を示します。

⁶ インテルでは、PFL IIピンとホストI/Oピンの間 (特にflash_dataピンとfpga_nconfigピン) にロジックを挿入しないことを推奨しています。