Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

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ID 683426
日付 8/23/2021
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ドキュメント目次
ドキュメント目次 x
1. LL Ethernet 10G MACについて 2. はじめに 3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 4. 機能の説明 5. コンフィグレーション・レジスター 6. インターフェイス信号 7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ 8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴
1. LL Ethernet 10G MACについて x
1.1. 機能 1.2. リリース情報 1.3. LL Ethernet 10G MACの動作モード 1.4. デバイスファミリーのサポート 1.5. パフォーマンスとリソース使用率
1.1. 機能 x
1.1.1. LL Ethernet 10G MACと従来の10Gbps Ethernet MAC
1.5. パフォーマンスとリソース使用率 x
1.5.1. リソース利用率 1.5.2. TXとRXレイテンシー
2. はじめに x
2.1. インテルFPGA IPコアの紹介 2.2. Intel® FPGA IPコアのインストールとライセンス取得 2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション) 2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター) 2.6. インテルFPGA IPコアのシミュレーション 2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成 2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定 2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード 2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項 x
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 2.10.2. タイミング制約 2.10.3. PLLクロックのジッター
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 x
2.10.1.1. 移行 - Avalon Streamingインターフェイス上の32ビットのデータパス 2.10.1.2. 移行 - Avalon Streamingインターフェイス上の64ビットの維持
2.10.2. タイミング制約 x
2.10.2.1. 疑似静的CSRフィールド 2.10.2.2. クロッククロッサー 2.10.2.3. デュアルクロックFIFO
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 x
3.1. インテル® Stratix® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.2. インテル® Arria® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.3. インテル® Cyclone® 10 GXデバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明 x
4.1. アーキテクチャー 4.2. インターフェイス 4.3. フレームタイプ 4.4. TXデータパス 4.5. RXデータパス 4.6. フロー制御 4.7. リセットの要件 4.8. サポートされているPHY 4.9. XGMIIエラー処理 (リンク障害) 4.10. IEEE 1588v2
4.4. TXデータパス x
4.4.1. バイト挿入のパディング 4.4.2. アドレスの挿入 4.4.3. CRC-32の挿入 4.4.4. XGMIIのカプセル化 4.4.5. パケット間ギャップの生成と挿入 4.4.6. XGMIIの送信 4.4.7. 単方向機能 4.4.8. TXのタイミング図
4.5. RXデータパス x
4.5.1. XGMIIのカプセル化 4.5.2. CRCのチェック 4.5.3. アドレスチェック 4.5.4. フレームタイプのチェック 4.5.5. 長さのチェック 4.5.6. CRCとパディングバイトの削除 4.5.7. オーバーフロー処理 4.5.8. RXのタイミング図
4.5.5. 長さのチェック x
4.5.5.1. フレーム長 4.5.5.2. ペイロード長
4.6. フロー制御 x
4.6.1. IEEE 802.3フロー制御 4.6.2. 優先順位ベースのフロー制御
4.6.1. IEEE 802.3フロー制御 x
4.6.1.1. 一時停止フレームの受信 4.6.1.2. 一時停止フレームの送信
4.6.2. 優先順位ベースのフロー制御 x
4.6.2.1. PFCフレームの受信 4.6.2.2. PFCフレームの送信
4.8. サポートされているPHY x
4.8.1. 10GBASE-Rレジスターモード
4.10. IEEE 1588v2 x
4.10.1. アーキテクチャー 4.10.2. TXデータパス 4.10.3. RXデータパス 4.10.4. フレーム形式
4.10.4. フレーム形式 x
4.10.4.1. IEEE 802.3のPTPパケット 4.10.4.2. UDP/IPv4を経由したPTPパケット 4.10.4.3. UDP/IPv6を経由したPTPパケット
5. コンフィグレーション・レジスター x
5.1. レジスターマップ 5.2. レジスターアクセスの定義 5.3. プライマリーMACアドレス 5.4. MAC Reset Controlレジスター 5.5. TX Configuration and Statusレジスター 5.6. Flow Controlレジスター 5.7. Unidirectional Controlレジスター 5.8. RX Configuration and Statusレジスター 5.9. Timestampレジスター 5.10. ECCレジスター 5.11. Statisticsレジスター
5.1. レジスターマップ x
5.1.1. 10Gbps Ethernet MACレジスターからLL Ethernet 10G MACレジスターへのマッピング
5.9. Timestampレジスター x
5.9.1. タイミング調整の計算
6. インターフェイス信号 x
6.1. クロックおよびリセット信号 6.2. 速度選択信号 6.3. エラー訂正信号 6.4. 単方向信号 6.5. Avalon® Memory-Mappedインターフェイスのプログラミング信号 6.6. Avalon® ストリーミングのデータ・インターフェイス 6.7. Avalon® ストリーミング・フロー制御信号 6.8. Avalon® ストリーミング・ステータス・インターフェイス 6.9. PHY側インターフェイス 6.10. IEEE 1588v2インターフェイス
6.6. Avalon® ストリーミングのデータ・インターフェイス x
6.6.1. Avalon® ストリーミングTXデータ・インターフェイスの信号 6.6.2. Avalon® ストリーミングRXデータ・インターフェイスの信号 6.6.3. Avalon® ストリーミング・データ・インターフェイスのクロック
6.8. Avalon® ストリーミング・ステータス・インターフェイス x
6.8.1. Avalon® ストリーミング・インターフェイスのTXステータス信号 6.8.2. Avalon® ストリーミングのRXステータス信号
6.9. PHY側インターフェイス x
6.9.1. XGMII TX信号 6.9.2. XGMII RX信号 6.9.3. GMII TX信号 6.9.4. GMII RX信号 6.9.5. MII TX信号 6.9.6. MII RX信号
6.10. IEEE 1588v2インターフェイス x
6.10.1. IEEE 1588v2 Egress TX信号 6.10.2. IEEE 1588v2 Ingress RX信号 6.10.3. IEEE 1588v2インターフェイスのクロック
1. LL Ethernet 10G MACについて
2. はじめに
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明
5. コンフィグレーション・レジスター
6. インターフェイス信号
7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ
8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴

2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定

インテル® Quartus® Prime開発ソフトウェアのパラメーター・エディターでパラメーター値を指定することにより、インテルFPGA IPコアをカスタマイズします。パラメーター・エディターは、選択した速度に適用可能なパラメーターのみをイネーブルします。

表 13.  LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター
パラメーター 値 説明
Speed 10G、1G/10G、10M/100M/1G/10G、1G/2.5G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/2.5G、10M/100M/1G/2.5G/10G 希望の速度を選択します。デフォルトでは10Gが選択されています。
Datapath options TXのみ、RXのみ、TX & RX インスタンス化するMACバリエーションを選択します。
  • TXのみ - MAC TXをインスタンス化します。
  • RXのみ - MAC RXをインスタンス化します。
  • TX & RX - MAC TXとRXの両方をインスタンス化します。
Enable ECC on memory blocks オン、オフ このオプションをオンにすると、メモリーブロックのエラー検出と訂正がイネーブルになります。このオプションは、 インテル® Stratix® 10、 Stratix® V、 Arria® V GZ、 インテル® Arria® 10、および インテル® Cyclone® 10 GXデバイスのみを対象とするデザインで使用可能です。

Enable time stampingオプションとEnable ECC on memory blocksオプションの両方をイネーブルしてIPコアを生成すると、IEEE 1588v2機能に関連するメモリーブロックを除いて、IPコアのすべてのメモリーブロックがECCで保護されます。

Enable preamble pass-through mode オン、オフ

このオプションをオンにすると、プリアンブル・パススルー・モードがイネーブルになります。また、tx_preamble_control、rx_preamble_control、およびrx_custom_preamble_forward レジスターを1に設定する必要があります。イネーブルすると、IPコアにより送信および受信データパスのデータフレームでカスタム・プリアンブルが可能になります。

このオプションは、10Gでのみ使用可能です。

Enable priority-based flow control (PFC) オン、オフ

このオプションをオンにすると、PFCがイネーブルになります。また、tx_pfc_priority_enable[n] ビットを1に設定し、Number of PFC queuesフィールドでプライオリティー・キューの数を指定する必要があります。

このオプションは、10Gでのみ使用可能です。

Number of PFC queues 2—8 PFCキューの数を指定します。このオプションは、Enable priority-based flow control (PFC) をオンにした場合にのみ、イネーブルになります。
Enable unidirectional feature オン、オフ このオプションをオンにすると、IEEE802.3仕様 (Clause 66) で指定されている単方向機能がイネーブルになります。この機能は、10G、1G/10G、および1G/2.5G/10G速度モードでのみサポートされています。
Enable 10GBASE-R register mode オン、オフ

このオプションをオンにすると、TXとRXデータパスで10GBASE-Rレジスターモードがイネーブルになり、MACとネイティブPHY間のラウンドトリップ・レイテンシーがさらに低減します。このモードでは、MACデータパスは322.265625 MHzで実行する必要があります。

このオプションは、10G TX & RXバリエーションでのみ使用可能です。次の機能では使用できません。

  • プリアンブル・パススルー
  • 優先順位ベースのフロー制御
  • 単方向
  • タイムスタンプ、および、
  • XGMIIおよび Avalon® Streamingインターフェイスの64ビット互換性オプション
Enable supplementary address オン、オフ このオプションをオンにすると、補助アドレスがイネーブルになります。また、rx_frame_control のレジスターの EN_SUPP0/1/2/3 を1に設定する必要があります。
Enable statistics collection オン、オフ TXとRXデータパスの統計値を収集するには、このオプションをオンにします。
Statistics counters メモリーベース、レジスターベース 統計情報カウンターの実装を指定します。Statistics collectionをオンにすると、カウンターのデフォルトの実装はMemory-basedになります。
  • Memory-based - このオプションを選択すると、ロジックエレメントが解放されます。MAC IPコアは、メモリーベースのカウンターが読み出された後、それらをクリアしません。
  • Register-based - このオプションを選択すると、メモリーが解放されます。MAC IPコアは、カウンターが読み出された後、レジスターベースの統計情報カウンターをクリアします。

MAC IPコアが連続してアンダーサイズ・フレームを送受信する場合、メモリーベースの統計情報カウンターは正確でない場合があります。TXデータパスでは、この状況を回避するためにパディングをイネーブルできます。アンダーサイズ・フレームは、64バイト未満のフレームです。
TX and RX datapath Reset/Default to Enable オン、オフ このオプションをオフにすると、起動時またはCSRリセット時にTXとRXデータパスがディスエーブルになります。
注: このオプションは、 インテル® Quartus® Primeプロ・エディションのバージョン18.0以降でのみ使用可能です。
Enable time stamping オン、オフ TXとRXデータパスでタイムスタンプをイネーブルするには、このオプションをオンにします。このオプションは、1G/2.5G/10G ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gコンフィグレーションでは使用できません。
Enable PTP one-step clock support オン、オフ このオプションをオンにすると、1ステップのタイムスタンプがイネーブルになります。このオプションは、タイムスタンプをオンにした場合にのみイネーブルになります。このオプションは、1G/2.5G/10G ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gコンフィグレーションでは使用できません。
Enable asymmetry support オン、オフ このオプションをオンにすると、TXデータパスで非対称性のサポートがイネーブルになります。このオプションは、タイムスタンプとPTPワンステップ・クロック・サポートをオンにした場合にのみイネーブルになります。このオプションは、1G/2.5G/10G ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gコンフィグレーションでは使用できません。
Enable peer-to-peer オン、オフ TXデータパスでピアツーピア・サポートをイネーブルするには、このオプションをオンにします。このオプションは、タイムスタンプとPTPワンステップ・クロック・サポートをオンにした場合にのみイネーブルになります。このオプションは、1G/2.5G/10G ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gコンフィグレーションでは使用できません。
注: このオプションは、 インテル® Quartus® Primeプロ・エディションのバージョン17.0以降でのみ使用可能です。
Timestamp fingerprint width 1–32 TXパス上のタイムスタンプ・フィンガープリントの幅をビット単位で指定します。デフォルト値は4ビットです。このオプションは、1G/2.5G/10G ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gコンフィグレーションでは使用できません。
Time of Day Format Enable 96b Time of Day Format only、Enable 64b Time of Day Format only、Enable both 96b and 64b Time of Day Format 時刻形式を指定します。このオプションは、1G/2.5G/10G ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G/5G/10G (USXGMII) ( インテル® Arria® 10と インテル® Cyclone® 10 GXデバイスのみ)、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gコンフィグレーションでは使用できません。
Use legacy Ethernet 10G MAC XGMII Interface オン、オフ XGMII上の64ビットのEthernet 10G MACとの互換性を維持するには、このオプションをオンにします。このオプションは、1G/2.5G、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/5G/10G (USXGMII) コンフィグレーションでは使用できません。
Use legacy Ethernet 10G MAC Avalon memory-mapped interface オン、オフ このオプションをオンにすると、 Avalon® Memory-Mappedインターフェイス上の64ビットのEthernet 10G MACとの互換性が維持されます。このオプションは、1G /2.5Gおよび10M/100M/1G/2.5Gコンフィグレーションでは使用できません。
Use legacy Ethernet 10G MAC Avalon streaming interface オン、オフ このオプションをオンにすると、 Avalon® Streamingインターフェイスで64ビットのEthernet 10G MACとの互換性が維持されます。このオプションは、1G/2.5Gおよび10M/100M/1G/2.5Gコンフィグレーションでは使用できません。
レベル 2 の表題