Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
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ドキュメント目次

6.9.5. MII TX信号

以下の信号は、10M/100M/1G/10G、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gの動作モードで存在します。
注: 10M/100M/1G/2.5Gおよび10M/100M/1G/2.5G/10Gバリアントの場合、tx_clkena 信号のみが使用可能です。
表 50.  MII TX信号
信号 入力/出力 説明
tx_clkena 入力 1 PHY IPからのクロックイネーブル。このクロックは gmii_tx_clk を、100 Mbpsの場合は25 MHz、10 Mbpsの場合は2.5 MHzに効果的に分割します。

10M/100M/1G/2.5G/10Gおよび10M/100M/1G/2.5Gバリアントの場合、このクロックは gmii16b_tx_clk を、100 Mbpsの場合は6.25 MHz、10 Mbpsの場合は0.625 MHzに効果的に分周します。

tx_clkena_half_rate 入力 1 PHY IPからのクロックイネーブル。このクロックは gmii_tx_clk を、100 Mbpsの場合は12.5 MHz、10 Mbpsの場合は1.25 MHzに効果的に分周します。
mii_tx_d[] 出力 4 TXデータバスです。
mii_tx_en 出力 1 アサートされると、TXデータが有効であることを示します。
mii_tx_err 出力 1 アサートされると、TXデータにエラーが含まれていることを示します。