インテルのみ表示可能 — GUID: mwh1409958278894
Ixiasoft
2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
インテルのみ表示可能 — GUID: mwh1409958278894
Ixiasoft
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
インテル® Quartus® Prime開発ソフトウェアはプラットフォーム・デザイナーのシステムの一部ではない、個別のIPコアにおいて次の出力ファイル構造を生成します。
図 5. 個々のIPコアの生成された出力 (インテルQuartus Primeプロ・エディション)
ファイル名 | 説明 |
---|---|
<your_ip>.ip | トップレベルのIPバリエーション・ファイルです。プロジェクトでのIPコアのパラメーター化を含みます。IPバリエーションがプラットフォーム・デザイナーのシステムの一部の場合、パラメーター・エディターは .qsys ファイルを生成します。 |
<your_ip>.cmp | VHDL Component Declaration (.cmp) ファイルです。VHDLデザインファイルで使用するローカル・ジェネリックとポート定義を含むテキストファイルです。 |
<your_ip>_generation.rpt | IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成中のメッセージの要約を示します。 |
<your_ip>.qgsimc (プラットフォーム・デザイナーのシステムのみ) | シミュレーション・キャッシング・ファイルです。.qsys と .ip ファイルをプラットフォーム・デザイナーのシステムとIPコアの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。 |
<your_ip>.qgsynth (プラットフォーム・デザイナーのシステムのみ) | 合成キャッシング・ファイルです。.qsys と .ip ファイルをプラットフォーム・デザイナーのシステムとIPコアの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。 |
<your_ip>.qip | IPコンポーネントを統合し、コンパイルするためのすべての情報を含みます。 |
<your_ip>.csv | IPコンポーネントのアップグレード・ステータスに関する情報を含みます。 |
<your_ip>.bsf | Block Diagramファイル (.bdf) で使用するIPバリエーションの表記です。 |
<your_ip>.spd | シミュレーション・スクリプトの生成のために ip-make-simscript で必要な入力ファイルです。.spd ファイルは、シミュレーション向けに生成されるファイルのリスト、およびユーザーが初期化するメモリーの情報を含みます。 |
<your_ip>.ppf | Pin Plannerで使用するために作成するIPコンポーネントのポートおよびノードの割り当てを格納するPin Plannerファイル (.ppf) です。 |
<your_ip>_bb.v | ブラックボックスとして使用するために、emptyのモジュール宣言として使用する _bb.v (Verilog blackbox) ファイルです。 |
<your_ip>_inst.v または _inst.vhd | HDL例のテンプレート・インスタンスです。IPバリエーションのインスタンス化には、このファイル内容をコピーして、HDLファイルに貼り付けます。 |
<your_ip>.regmap | IPがレジスター情報を含む場合、 インテル® Quartus® Prime開発ソフトウェアは .regmap ファイルを生成します。.regmap ファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳細なレジスター情報を提供することで、.sopcinfo ファイルを補完します。このファイルにより、System Consoleでのレジスター・ディスプレイ・ビューおよびユーザーによるカスタマイズ可能な統計が可能になります。 |
<your_ip>.svd | プラットフォーム・デザイナーのシステム内でHPSに接続されているペリフェラルのレジスターマップを、HPS System Debugツールで表示できるようにします。 合成中、 インテル® Quartus® Prime開発ソフトウェアは、デバッグセッションでSystem Consoleマスターが認識可能なスレーブ・インターフェイスの .svd ファイルを .sof ファイルに格納します。System Consoleはこのセクションを読み出し、これによりプラットフォーム・デザイナーがレジスターマップ情報を照会します。システムスレーブに対しては、プラットフォーム・デザイナーは名前によりそのレジスターにアクセスします。 |
<your_ip>.v <your_ip>.vhd |
合成またはシミュレーション向けに各サブモジュールまたは子IPコアをインスタンス化するHDLファイルです。 |
mentor/ | シミュレーションの設定および実行のための msim_setup.tcl スクリプトを含みます。 |
aldec/ | シミュレーションの設定および実行のための rivierapro_setup.tcl スクリプトを含みます。 |
/synopsys/vcs /synopsys/vcsmx |
シミュレーションの設定および実行のためのシェルスクリプトである vcs_setup.sh を含みます。 シミュレーションの設定および実行のためのシェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルを含みます。 |
/cadence | シミュレーションの設定および実行を行うシェルスクリプトの ncsim_setup.sh およびその他のセットアップ・ファイルを含みます。 |
/xcelium | シミュレーションの設定および実行のためのParallelシミュレーター・シェル・スクリプトである xcelium_setup.sh およびその他の設定ファイルを含みます。 |
/submodules | IPコア・サブモジュールのHDLファイルを含みます。 |
<IP submodule>/ | プラットフォーム・デザイナーは、プラットフォーム・デザイナーが生成する各IPサブモジュール・ディレクトリーの /synth および /sim サブディレクトリーを生成します。 |