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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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2.10.1.1. 移行 - Avalon Streamingインターフェイス上の32ビットのデータパス
次の手順に従って、32ビットのデータパスを Avalon® ストリーミング・インターフェイスおよび Avalon® メモリ-マップド・インターフェイス上に実装します。
- デザインでLL Ethernet 10G MAC Intel® FPGA IPコアをインスタンス化します。64ビットのSDR XGMIIインターフェイスを備えたPHYを使用している場合は、Use legacy Ethernet 10G MAC XGMII Interfaceオプションをオンにします。
- ユーザーロジックを変更して、 Avalon® ストリーミングTXおよびRXデータ・インターフェイス上の32ビットのデータパスに対応します。
- tx_312_5_clk および rx_312_5_clk が312.5 MHzのクロックソースに接続されていることを確認します。インテルでは、これらのクロック信号には同じクロックソースを使用することをお勧めします。
- レジスターオフセットをLL Ethernet 10G MAC Intel® FPGA IPコアのオフセットに更新します。LL Ethernet 10G MAC Intel® FPGA IPコアのコンフィグレーション・レジスターを使用すると、エラー訂正やメモリーブロックの検出などの新機能にアクセスできます。
- Use legacy Ethernet 10G MAC XGMII Interfaceオプションをオンにする場合は、tx_156_25_clk および rx_156_25_clk に156.25 MHzのクロックソースを追加します。この156.25 MHzクロックソースは、312.5 MHzクロックソースに同期して立ち上がりから立ち上がりである必要があります。
- csr_clk が125 MHzから156.25 MHzの範囲内にあることを確認します。そうしないと、一部の統計情報カウンターが正確でなくなる場合があります。