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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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4.5.7. オーバーフロー処理
クライアント側でオーバーフローが発生すると、クライアントは avalon_st_rx_ready 信号をデアサートすることにより、 Avalon® ストリーミング受信インターフェイスにバックプレッシャーをかけることができます。オーバーフローが発生すると、MAC RXはエラービット avalon_st_rx_error[5] を1に設定して、オーバーフローを示します。オーバーフロー状態が続く場合、MAC RXは後続のフレームをドロップします。その後、オーバーフロー状態が終了しても、MAC RXはデータの受信を継続します。