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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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4.7. リセットの要件
MAC IPコアは、次のリセットドメインで構成されています。
- CSRリセット - グローバルリセット、
- MAC TXリセット、および、
- MAC RXリセット
これらのリセットは非同期イベントです。MACまたはその一部がリセットされると、ユーザー・アプリケーションは、MACインターフェイス信号のステートに対する非同期変更の可能性を管理する必要があります。MACは、リセットシーケンスの保証はしません。インテルでは、CSRリセット、およびTXデータパスとRXデータパスをそれぞれリセットするためには、次の図と表に示すシーケンスをお勧めします。
図 25. CSRリセット
番号 | ステージ | 手順 |
---|---|---|
1 | 進行中のデータ転送がないことを確認 |
|
2 | リセットをトリガー |
|
3 | リセットを停止 |
|
4 | データ転送を再開 |
|
注: リセット中は、avalon_st_tx_ready 信号の値は0または1になります。