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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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6.2. 速度選択信号
信号 | 動作モード | 入力/出力 | 幅 | 説明 |
---|---|---|---|---|
speed_sel | 10G、1G/10G、10M/100M/1G/10G | 入力 | 2 | この非同期信号をPHYに接続して、PHYの速度を取得します。
speed_sel 信号は、LL Ethernet 10G MAC Intel® FPGA IPコアのTXまたはRXクロックに同期できます。 速度を変更する前に、MAC TXおよびRXデータパスがアイドル状態でパケット送信がないことを確認してください。 ラインレートが変更された後、TXおよびRXデータパスでリセットをトリガーします。これは、これらのアクティブLowリセット信号である tx_rst_n および rx_rst_n をアサートすることによって行います。 |
1G/10G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G/10G | 入力 | 3 |