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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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5.2. レジスターアクセスの定義
アクセス | 定義 |
---|---|
RO | 読み出し専用 |
RW | 読み出しおよび書き込み |
RWC | 読み出し、書き込み、およびクリア。ユーザー・アプリケーションがレジスタービットに1を書き込んで、定義された命令を呼び出します。IPは、命令の実行時にビットをクリアします。 |