Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
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6.9.6. MII RX信号

以下の信号は、10M/100M/1G/10G、10M/100M/1G/2.5G、および10M/100M/1G/2.5G/10Gの動作モードで存在します。
注: 10M/100M/1G/2.5Gおよび10M/100M/1G/2.5G/10Gバリアントの場合、rx_clkena 信号のみが使用可能です。
表 51.  MII RX信号
信号 入力/出力 説明
rx_clkena 入力 1 100 Mbpsおよび10 Mbps動作のPHY IPからのクロックイネーブル。このクロックは gmii_rx_clk を、100 Mbpsの場合は25 MHz、10 Mbpsの場合は2.5 MHzに効果的に分周します。

10M/100M/1G/2.5G/10Gおよび10M/100M/1G/2.5Gバリアントの場合、このクロックは gmii16b_rx_clk を、100 Mbpsの場合は6.25 MHz、10 Mbpsの場合は0.625 MHzに効果的に分周します。

rx_clkena_half_rate 入力 1 100 Mbpsおよび10 Mbps動作のPHY IPからのクロックイネーブル。このクロックは、rx_clkena の半分のレートで効果的に動作し、gmii_rx_clk を100 Mbpsの場合は12.5 MHz、10 Mbpsの場合は1.25 MHzに分周します。この信号の立ち上がりエッジと rx_clkena は整列している必要があります。
mii_rx_d[] 入力 4 RXデータバスです。
mii_rx_dv 入力 1 アサートされると、RXデータが有効であることを示します。
mii_rx_err 入力 1 アサートされると、RXデータにエラーが含まれていることを示します。