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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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5. コンフィグレーション・レジスター
LL Ethernet 10G MAC Intel® FPGA IPコアでは、 Avalon® Memory-Mappedインターフェイスを介してアクセス可能な合計4Kbのレジスタースペースを提供しています。各レジスターは32ビット幅です。使用しているMAC IPコアのバリエーションおよび有効な機能に適用されるレジスターのみにアクセスします。例えば、MAC RXのみのバリエーションを使用している場合、MAC TXのみのバリエーションに固有のレジスターへのアクセスはしないでください。予約済みレジスターまたは特定のレジスターを使用していないバリエーションにアクセスすると、非決定論的な動作が発生する可能性があります。