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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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4.6.2.2. PFCフレームの送信
PFCフレームの生成は、avalon_st_tx_pfc_gen_data 信号を介してトリガーされます。それぞれのビットを設定して、プライオリティー・キューのXOFFまたはXON要求を生成します。
XOFF要求の場合、pfc_pause_quanta_n レジスターを使用して、各プライオリティー・キューの一時停止クォンタムを設定できます。プライオリティー・キューnのXOFF要求の場合、MAC TXは、Pause Quanta Enableフィールドのビットnを1に設定し、Pause Quanta nフィールドを pfc_pause_quanta_n レジスターの値に設定します。pfc_holdoff_quanta_n レジスターを使用して、プライオリティー・キューの連続するXOFF要求間のギャップをコンフィグレーションすることもできます。
XON要求の場合、MAC TXでは一時停止クォンタムを0に設定します。XON要求を生成する前に、XOFF要求を生成する必要があります。