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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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2.10.2. タイミング制約
インテルは、IPコアがインテルFPGAデバイスのデザインのタイミング要件を確実に満たすようにするため、タイミング制約ファイル (.sdc) を提供します。 ファイルは、IPコアのフォールスパスとマルチサイクル・パスを制約します。タイミング制約ファイルは、<variation_name> .qip ファイルで指定され、 インテル® Quartus® Primeのプロジェクト・ファイル内に自動的に含まれます。
タイミング制約ファイルは、IPディレクトリー内にあります。これらのファイルは必要に応じて編集できます。これらはクロック交差ロジック用であり、次のようにグループ化されています。
- 疑似静的CSRフィールド
- クロッククロッサー
- デュアルクロックFIFO
注: IPコアが正しく機能するためには、プロジェクトレベルで、パスをカットまたはオーバーライドする他のタイミング制約ファイル (set_false_path、set_clock_groups) があってはなりません。
注: IEEE 1588v2を10Gの速度でイネーブルする場合、 インテル® は、 インテル® Quartus® Prime Settings File (.qsf) に次の制約をに追加することをお勧めします。
set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*|alt_em10g32:alt_em10g32_0|alt_em10g32_clk_rst:clk_rst_inst|alt_em10g32_rst_cnt:tx_reset_count_inst|rst_n_out"