Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
Public
ドキュメント目次

8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン IPバージョン 変更内容
2021.08.23 18.1 18.1 1ステップのクロック同期におけるタイムスタンプと訂正の挿入の表で、Delay_ReqのP2Pトランスペアレント・クロックの挿入訂正を修正しました。
2020.12.14 18.1 18.1
  • インターフェイス信号の図を更新しました。
  • MII RX信号の表で、次の信号の方向を更新しました。
    • mii_rx_d[]
    • mii_rx_dv
    • mii_rx_err
2020.06.24 18.1 18.1
  • リリース情報のトピックを更新しました。
  • フレームタイプのチェックのトピックを更新しました。
2020.03.17 18.1 18.1
  • XGMIIエラー処理 (リンク障害) のトピックを更新しました。
2019.12.13 18.1 18.1
  • LL 10GbE MACのデバイスファミリーのサポートの表を更新して、 インテル® Stratix® 10デバイス用の1588機能なしでの最小スピードグレードを-I3、-C3から-I3、-E3に修正しました。
  • Avalon® ストリーミング・インターフェイスのTXステータス信号の表で、avalon_st_tx_pfc_status_data[] の説明を更新しました。
  • Avalon® ストリーミング・インターフェイスRXステータス信号の表で、avalon_st_rx_pfc_status_data[] の説明を更新しました。
  • Avalon® -MMインターフェイスへのリファレンスを Avalon® Memory-Mappedインターフェイスに更新しました。
  • Avalon® -STインターフェイスへのリファレンスを Avalon® Streamingインターフェイスに更新しました。
2019.07.16 18.1 18.1
  • IEEE 1588V2インターフェイスのクロック信号の表を更新して、Use legacy Ethernet 10G MAC Avalon Streaming interfaceオプションをイネーブルするかどうかにかかわらず、tx_time_of_day_*_10G_* 信号が tx_312_5_clk を使用し、rx_time_of_day_*_10G_* 信号が rx_312_5_clk を使用することを示しました。
2019.01.09 18.1 18.1
  • さまざまなフレームタイプのMAC動作の表を更新して、通常のパッケージサイズの範囲を65-1518から64-1518に修正しました。
2018.10.03 18.1 18.1
  • インテルCyclone 10 GXデバイス用の10M/100M/1G/2.5G/5G/10G (USXGMII) バリアントのサポートを追加しました。
  • リソース使用率の項を更新しました。
  • 表を更新しました。
    • LL 10GbE MACおよびPHYコンフィグレーションのデバイスファミリーのサポートの表を更新しました。
    • 機能比較の表を更新しました。
    • インテルArria 10およびインテルCyclone 10 GXデバイスにおけるLL Ethernet 10G MACのリソース使用率の表を更新しました。
    • LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーターの表を更新して、Enable ECC on memory blocksパラメーターの説明を更新しました。
  • LL Ethernet 10G MAC Intel FPGA IPコアのパラメーターの表を更新しました。
    • Enable time stampingEnable PTP one-step clock supportEnable asymmetry supportEnable peer-to-peer、 Timestamp fingerprint width、およびTime of Day Formatの説明を更新しました。
    • Enable peer-to-peerの注記を更新して、このオプションがインテルQuartus Primeプロ・エディションのバージョン17.0以降でのみ使用可能であることを示しました。
  • 優先順位ベースのフロー制御の項を更新しました。
  • ドキュメントに編集上の軽微な更新を行いました。
2018.06.06 18.0 18.0
  • インテルStratix 10デバイス用のIEEE 1588v2がイネーブルになっている10GBASE-R付きのPHYコンフィグレーションの図を更新して、PCS-PMAインターフェイスの幅を40から32に修正し、パラレルクロック周波数を257.8125 MHzから322.265625 MHzに修正しました。
  • TX and RX datapath Reset/Default to Enableの説明に注記を追加して、このオプションがインテルQuartus Prime プロ・エディションのバージョン18.0でのみ使用可能であることを明確にしました。
2018.05.10 18.0 18.0
  • ドキュメントの名前をLow Latency Ethernet 10G MAC Intel FPGA IPユーザーガイドに変更しました。
  • インテルのブランド変更により、「Low Latency Ethernet 10G MAC」IPコアの名前を「Low Latency Ethernet 10G MAC Intel FPGA IP」に変更しました。
  • 10M/100M/1G/2.5G/5G/10G (USXGMII) バリアントのサポートを追加しました。
  • インテルStratix 10デバイス用の10M/100M/1G/2.5G/5G/10G (USXGMII) バリアントのIEEE 1588v2サポートを追加しました。
  • 新しいIPコアのパラメーター、TX and RX datapath Reset/Default to Enableを追加しました。
  • 新しい項、LL Ethernet 10G MAC Intel FPGA IPのデザイン例を追加しました。
  • 新しいトピックを追加しました。
    • LL Ethernet 10G MACの動作モード
    • IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
    • インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
  • 新しい図を追加しました。
    • IEEE 802.3イーサネット・フレームのPTPパケット
    • イーサネット・フレーム上を経由したUDP/IPv4内におけるPTPパケット
    • イーサネット・フレームを経由したUDP/IPv6内におけるPTPパケット
  • 機能のトピックを更新しました。
  • 表を更新しました。
    • インテルStratix 10デバイスにおけるLL Ethernet 10G MACのリソース使用率
    • インテルArria 10およびインテルCyclone 10デバイスにおけるLL Ethernet 10G MACのリソース使用率
    • インテルStratix 10デバイスのTXおよびRXレイテンシー値
    • インテルArria 10およびインテルCyclone 10デバイスのTXとRXレイテンシー値
    • LL 10GbE MACおよびPHYコンフィグレーションのデバイスファミリーのサポート
    • LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター
    • Avalon® -ST TXデータ・インターフェイスの信号
    • Timestampレジスター
    • ハードウェアのPMA遅延
    • IEEE 1588v2出力TX信号
    • IEEE 1588v2入力RX信号
  • タイミング制約のトピックに注記を追加しました。
  • Generated Filesのトピックを削除しました。
  • インターフェイス信号の図を更新しました。
  • リセットの要件に注記を追加して、リセット中の avalon_st_tx_ready 信号の値が0または1になる可能性があることを明確にしました。
  • LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定のトピック内の、Enable 10GBASE-R register modeパラメーターの説明を更新しました。
  • IEEE 802.3のPTPパケットUDP/IPv4を経由したPTPパケット、およびUDP/IPv6を経由したPTPパケットのトピックの説明を更新しました。
  • IEEE 1588v2のトピックを更新しました。
    • 5GbpsのPHY動作速度ランダム・エラー・サポートを追加しました。
    • スタティック・エラーに関する注記を追加しました。
  • 最新のインテルブランド規格に更新しました。
  • ドキュメント全体で編集上の更新を行いました。
日付 バージョン 変更内容
2018年3月 2018.03.07
  • インテルCyclone 10 GXデバイスのスピードグレードを修正しました。
    • 1588機能付き: スピードグレードの値を-I2、-E2から-I5、-E5に修正しました。
    • 1588機能なし: スピードグレードの値を-I3、-E3から-I6、-E6に修正しました。
  • インテルStratix 10デバイス用のIEEE 1588v2がイネーブルになっている10GBASE-R付きのPHYコンフィグレーションの図を更新しました。
2017年12月 2017.12.25
  • 10GBASE-Rレジスターモードのトピックの説明を更新しました。
    • インテルStratix 10デバイスのサポートを追加しました。
    • インテルStratix 10デバイス用のIEEE 1588v2がイネーブルになっている10GBASE-R付きのPHYコンフィグレーションの図を追加しました。
2017年11月 2017.11.06
  • ドキュメントの名前をIntel FPGA Low Latency Ethernet 10G MACユーザーガイドに変更しました。
  • インテルCyclone 10 GXデバイスファミリーのサポートを追加しました。
  • 新しい機能、ピアツーピアを追加しました。
    • 新しいパラメーター、Enable peer-to-peer supportを追加しました。
    • IEEE 1588v2のトピックのTX Datapathサブトピック内の説明を更新しました。
    • 新しいタイムスタンプ・レジスターを追加しました。
      • 新しいIEEE 1588v2 Egress TX信号、tx_egress_p2p_update および tx_egress_p2p_val[]を追加しました。
      • 新しいIEEE 1588v2 Ingress RX信号、rx_ingress_p2p_val[] および rx_ingress_p2p_val_validを追加しました。
  • LL Ethernet 10G MACについての項を更新しました。
    • 機能のトピックを更新しました。
    • 「LL 10GbE MACのデバイスファミリーのサポート」の表を更新しました。インテルArria 10およびインテルCyclone 10 GXデバイスファミリーのサポートをPreliminaryからFinalに更新しました。
    • 「Device Family Support for Configurations」の表を更新しました。インテルStratix 10およびインテルCyclone 10 GXデバイスファミリーのコンフィグレーション・サポートを更新しました。
  • はじめにの項を更新しました。
    • デザイン階層と一致するSignal Tapデバッグファイルの作成のトピックを更新しました。
    • LL Ethernet 10G MAC IPコアのパラメーター設定のトピックを更新しました。
      • Enable ECC on memory blocksEnable time stamping Enable asymmetry supportTimestamp fingerprint width、およびTime of Day Formatパラメーターの説明を更新しました。
    • PLLクロックのジッターのトピックを追加しました。
  • 機能の説明の項を更新しました。
    • ペイロード長のトピックを更新しました。
    • 10GBASE-Rレジスターモードのトピックを更新しました。注記を追加して、10GBASE-RレジスターモードがインテルStratix 10デバイスでサポートされていないことを明確にしました。
  • コンフィグレーション・レジスターの項を更新しました。
    • 「Timestampレジスター」の表を更新しました。tx_fns_adjustment_10Gtx_ns_adjustment_10Grx_fns_adjustment_10Grx_ns_adjustment_10Gtx_fns_adjustment_mult_speedtx_ns_adjustment_mult_speedrx_fns_adjustment_mult_speed、および rx_ns_adjustment_mult_speed レジスターの説明を更新しました。
    • 「ハードウェアのPMA遅延」の表を更新しました。インテルStratix 10デバイスのRX遅延値を更新しました。
  • 最新のブランド規格に更新しました。
  • ドキュメント全体での編集上の更新を行いました。
2017年6月 2017.06.19
  • 2つの新しいバリアントのサポートを追加しました。
    • 10M/100M/1G/2.5G
    • 10M/100M/1G/2.5G/10G
  • 次の表を更新しました。
    • 機能の比較
    • Device Family Support for Configurations
  • インターフェイス信号の図を更新しました。
  • クロックおよびリセット信号の表で、クロックおよびリセット信号の動作モードを更新しました。
  • 次のトピックの説明と表を更新しました。
    • LL Ethernet 10G MAC IPコアのパラメーター設定
    • 単方向信号
    • XGMII TX信号
    • XGMII RX信号
    • GMII TX信号
    • GMII RX信号
    • MII TX信号
    • MII RX信号
    • IEEE1588v2 Ingress TX信号
    • IEEE1588v2 Ingress RX信号
  • 単方向信号の表に、unidirectional_force_remote_fault 信号を追加しました。
  • 編集上の軽微な更新を行いました。
2017年5月 2017.05.08
  • Stratix 10デバイスのデバイスファミリーのサポートを明確にしました。
  • 機能のトピックを更新しました。
  • デバイスファミリーのサポートのトピックを更新しました。
    • インテルFPGA IPコアのデバイスサポートのレベルの表を追加しました。
    • LL Ethernet 10G MACの表を更新して、1588機能を備えたStratix 10のスピードグレードを追加しました。
  • デバイスサポートのレベルの定義のトピックを削除しました。
  • Device Family Support for Configurationsの表を追加して、Stratix 10デバイスファミリーをサポートする追加のコンフィグレーションを含めました。
    • 1G/2.5G/10G Multi-rate Ethernet PHYを備えた1G/2.5G/10G MAC
    • 1G/2.5G/10G Multi-rate Ethernet PHYおよびIEEE 1588v2を備えた1G/2.5G/10G MAC
    • 1G/2.5G Multi-rate Ethernet PHYを備えた1G/2.5G MAC
    • 2.5G Multi-rate Ethernet PHYを備えた1G/2.5G MAC
    • IEEE 1588v2を使用した10M/100M/1G/10G MAC
    • Backplane Ethernet 10GBASE-KR PHYを備えた1G/10G MAC
  • リソース使用率のトピックに、Arria 10およびStratix 10デバイスのリソース使用率を一覧表示する表を追加しました。
  • ハードウェアのPMA遅延の表を更新して、Stratix 10デバイスファミリーのサポートを含めました。
  • TX Configuration and Statusレジスターの表を更新しました。
    • tx_ipg_10g のHWリセット値を0x0から0x1に改訂しました。
    • tx_ipg_10M_100M_1G のHWリセット値を0x0から0x0Cに改訂しました。
  • TXとRXレイテンシーのトピックに、Arria 10およびStratix 10デバイスのTXとRXレイテンシー値を一覧表示する表を追加しました。
  • Timestampレジスターの表を更新して、アドレス順にレジスターをマッピングしました。
  • クロックおよびリセット信号の表を更新しました。
  • 速度選択の表で、speed_sel の説明を更新しました。
  • Avalon-MMのプログラミング信号の表の、csr_address[] の幅と説明を更新しました。
  • Avalon-ST TXデータ・インターフェイスの信号およびAvalon-ST RXデータ・インターフェイス信号の両方のテーブルの信号の両方の表で、avalon_st_tx_data[] の幅と説明を更新しました。
  • TXインターフェイスでの一般的なクライアント・フレームの図、エンディアン変換の図、および受信インターフェイスでの一般的なクライアント・フレームの図を更新しました。
2016年10月 2016.10.31
  • Stratix 10デバイスファミリーのサポートを追加しました。
  • 1588非対称のサポート機能を追加しました。
  • Arria 10デバイスのスピードグレードを–C2および–C3から–E2および–E3に修正しました。
  • TXデータパスでのXGMIIカプセル化に関するトピックを更新して、MAC TXがプリアンブルの8番目のバイトを1バイトのSFDに変換することを明確にしました。
  • フレームタイプのチェックに関するトピックに、さまざまなフレームタイプのMAC動作を一覧表示する表を追加しました。
  • tx_rst_n 信号および rx_rst_n 信号のクロックドメインを指定するために、クロックおよびリセット信号を一覧表示するトピックを更新しました。
  • avalon_st_txstatus_data[] 信号の説明を更新して、TXフレームが有効な場合にのみステータスが有効であることを明確にしました。
  • avalon_st_txstatus_error[5] の説明を更新して、クライアントからの avalon_st_tx_error 入力信号がアサートされた場合にこのビットがアサートされることを明確にしました。
  • Avalon® -STおよびIEEE 1588v2インターフェイス信号のクロックを一覧表示する表を追加しました。
  • Use legacy Ethernet 10G MAC Avalon Memory-Mapped interfaceをオンにした場合で、tx_ipg_10gtx_ipg_10M_100M_1Gecc_status, ecc_enable、および mac_reset_control レジスターに異なるワードオフセットを追加しました。
  • 文書テンプレートを更新しました。
2016年5月 2016.05.02
  • 次のトピック、機能、デバイスファミリーのサポート、パラメーター設定、XGMII TX、およびXGMII RXを更新して、新しい速度モード1G/2.5G/5G/10G (USXGMII) を追加しました。
  • 新しいトピック、LL Ethernet 10G MACと従来の10Gbps Ethernet MACを追加しました。
  • 新しいトピック、Creating a SignalTap II Debug File to Match Your Design Hierarchyを追加しました。
  • オーバーフロー処理についての説明を更新しました。
  • XGMIIエラー処理のトピックでのタイミング図を置き換えました。
  • Statisticsレジスターのトピックで無効なフレームの説明を改訂し、トピックから tx_stats_etherStatsCRCErrtx_stats_etherStatsJabberstx_stats_etherStatsFragments、および tx_stats_framesCRCErr を削除しました。
  • シミュレーション・データは決定論的ではないため、タイミング調整の計算のトピックのシミュレーション・モデルの表からPMA遅延を削除しました。
2015年11月 2015.11.02
  • 1G/2.5Gおよび1G/2.5G/10Gの動作速度に関して、機能、デバイスファミリーのサポート、コンフィグレーション・レジスター、およびインターフェイス信号のトピックを更新しました。
  • リソース使用率の表を更新しました。
  • Upgrading Outdate IP Coresのトピックの説明を改訂しました。
  • リセットのトピックを更新し、ステージ2に手順を追加しました。
  • レジスターアクセスのトピック、ECCステータス、および統計情報クリアレジスターの定義を更新しました。
  • tx_unidir_control レジスターを更新して、ユーザーがトリガーするリモート障害通知のサポートを含めました。
  • Migrating IP Cores to a Different Deviceのトピックを削除しました。
2015年5月 2015.05.04
  • デバイスサポートの表を更新しました。
  • リソース使用率の表を更新しました。
  • パラメーター設定の表を更新しました。
  • Statisticsレジスターのトピックに、統計情報カウンターの読み出し方法に関する説明を追加しました。
  • 新しいレジスター、tx_vlan_detectionrx_vlan_detectiontx_ipg_10gtx_ipg_10M_100M_1Gtx_transfer_status、および rx_transfer_status を追加しました。
  • rx_stats_octetsOK および tx_stats_octetsOK 統計情報カウンターの説明を更新しました。
  • 長さのチェックのトピックを更新しました。
  • リセットの要件のトピックを追加しました。
  • Deriving TX Timing AdjustmentsおよびDeriving RX Timing Adjustmentsのトピックを追加しました。
  • Minimum Inter-packet Gapのトピックを削除しました。
2014年12月 2014.12.15
  • パフォーマンスとリソース使用率の表を更新して、IEEE 1588v2機能のリソース使用率を改善しました。
  • 新しい機能、10GBASE-Rレジスターモードを追加しました。
    • 新しいパラメーター、Enable 10GBASE-R register modeを追加しました。
    • 新しい信号、tx_xcvr_clkrx_xcvr_clkxgmii_tx_validxgmii_rx_valid を追加しました。
  • Time of Day Formatの新しいパラメーター・オプションを追加しました。
  • フレームタイプのチェックのトピックに新しい表を追加して、さまざまなフレームタイプのMAC動作を説明しました。
  • 新しい表 (Register Access Type Convention) を追加して、IPコアレジスターのアクセスタイプを説明しました。
  • タイミング制約に関する新しい項を追加しました。
  • 受信タイムスタンプ・レジスターのワードオフセットを0x0120から0x012Cで開始するように改訂しました。
  • csr_rst_n 信号の推奨事項を追加しました。tx_clk および rx_clk が安定した後、csr_rst_n 信号を少なくとも1回デアサートします。
  • rx_path_delay_10g_data および rx_path_delay_1g_data 信号のクロックサイクルの小数部のビット数を、ビット[9:0]: クロックサイクルの小数部、ビット[21/15:10]: クロックサイクル数に改訂しました。
  • 次の信号の説明を更新しました。
    • tx_egress_timestamp_request_fingerprint[]
    • tx_egress_timestamp_96b_data[]
    • tx_egress_timestamp_64b_data[]
    • tx_time_of_day_96b_1g_data
    • tx_time_of_day_64b_1g_data
2014年6月 2014.06.30
  • パフォーマンスとリソース使用率が向上しました。
  • 新機能、単方向イーサネットを追加しました。
    • 新しいパラメーター、Enable Unidirectional featureを追加しました。
    • 単方向レジスターと信号を追加しました。
  • IEEE 1588v2 MACレジスターのPMAアナログおよびデジタル遅延に関する情報を追加しました。
  • avalon_st_rxstatus_error[] 信号のビット記述を編集しました。
  • avalon_st_pause_data[0] ビット信号に関する詳細情報を追加して、avalon_st_pause_data[0] がアサートされている時間に関係なく、XON一時停止フレームの送信がXOFF一時停止フレームの後に1回だけトリガーされることを示しました。
  • 統計情報レジスターの説明を更新しました。
  • tx_underflow_counter0、tx_underflow_counter1、rx_pktovrflow_etherStatsDropEvents,rx_pktovrflow_error 信号のビット記述を編集しました。
  • csr_clk 信号のビット記述を編集して、レジスターベースまたはメモリーベースの統計情報カウンターを選択したかどうかに関係なく、この信号の推奨クロック周波数が125 MHzから156.25 MHzであることを示しました。
  • tx_rst_n および rx_rst_n 信号の説明を更新して、非同期リセットから同期リセットへの変更を反映しました。
  • csr_waitrequest 信号の説明を更新しました。
2013年12月 2013.12.02 初版