Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
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ドキュメント目次

2.10.2.3. デュアルクロックFIFO

デュアルクロックFIFOグレイコード・ポインターのビットスキューは、1つの312.5 MHzクロック周期内にある必要があります。

タイミング制約ファイルは、set_net_delay を使用してフィッターの配置を制約し、set_max_skew を使用してパスのタイミングチェックを実行します。デバイスの使用率が非常に高いプロジェクトの場合、インテルでは、配置配線プロセスを支援するために、フロアプランやLogic Lockなどの追加手順を実装することをお勧めします。追加の手順により、set_net_delay だけに依存するのではなく、これらのパスに沿ってより一貫したタイミング・クロージャーを提供できます。