Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
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ドキュメント目次

2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成

インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの場合、 インテル® Quartus® Prime開発ソフトウェアは、build_stp.tcl および <ip_core_name>.xml の2つのファイルを生成します。これらのファイルを使用して、デザイン階層に一致するプローブポイントを含んだSignal Tapファイルを生成できます。

インテル® Quartus® Prime開発ソフトウェアは、これらのファイルを <IP core directory>/synth/debug/stp/ ディレクトリーに格納します。

インテル® Quartus® Prime開発ソフトウェアでデザインを合成します。
  1. View > Utility Windows > Tcl Consoleをクリックして、Tcl コンソールを開きます。
  2. Tcl コンソールで、次のコマンドを実行します。
    source <IP core directory>/synth/debug/stp/build_stp.tcl
  3. STPファイルを生成するには、次のコマンドを入力します。
    main -stp_file <output stp file name>.stp -xml_file <input xml_file name>.xml -mode build
  4. プロジェクトにこのSignal Tapファイル (.stp) を追加するには、Project > Add/Remove Files in Projectを選択します。次に、デザインをコンパイルします。
  5. FPGAをプログラムするには、Tools > Programmerをクリックします。
  6. Signal Tap Logic Analyzerを開始するには、Quartus Prime > Tools > Signal Tap Logic Analyzerをクリックます。
    ソフトウェア生成スクリプトは、 <output stp file name>.stpSignal Tapの取得クロックを割り当てない可能性があります。その結果、 インテル® Quartus® Prime開発ソフトウェアは、auto_stp_external_clock というクロックピンを自動的に作成します。適切なクロック信号を各STPインスタンスのSignal Tapサンプリング・クロックとして手動で置き換える必要のある場合があります。
  7. デザインを再コンパイルします。
  8. IPコアのステートを監視するには、Run Analysisをクリックします。
    デザインでの使用不可を表す赤色の信号またはSignal Tapインスタンスが見られる場合があります。ほとんどの場合、この信号やインスタンスを支障なく無視できます。これは、ソフトウェアが幅の広いバスを生成し、デザインに含まないインスタンスが存在するために見られます。