Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ID 683426
日付 8/23/2021
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ドキュメント目次

5.9.1. タイミング調整の計算

ハードウェアのPMA遅延から、必要なタイミング調整をnsおよびfnsで導き出すことができます。

表 31.  ハードウェアのPMA遅延
種類 デバイス PMAモード (ビット) レイテンシー MACコンフィグレーション
TX RX
デジタル12

Arria® V GZ

Stratix® V

40 123 UI 87 UI

10GbE

10M-10GbEの10G

32 99 UI 84 UI 10GbE
10 53 UI 26 UI 1G/100M/10M of 10M-10GbE

Arria® V GX/GT/SX/ST

10 42 UI 44 UI 1G/2.5GbE

インテル® Arria® 10

40 147 UI 66.5 UI

10GbE

10M-10GbEの10G

32 123 UI 58.5 UI

10GbE

10M-10GbEの10G

10 43 UI 24.5 UI

10M-10GbEの1G/100M/10M

1G/2.5GbE

インテル® Cyclone® 10 GX 40 147 UI 66.5 UI

10GbE

10M-10GbEの10G

32 123 UI 58.5 UI

10GbE

10M-10GbEの10G

10 43 UI 24.5 UI

10M-10GbEの1G/100M/10M

1G/2.5GbE

インテル® Stratix® 10

40 127 UI 48.5 UI

10GbE

10M-10GbEの10G

32 107 UI 44.5 UI

10GbE

10M-10GbEの10G

10 43 UI 26.5 UI

10M-10GbEの1G/100M/10M

1G/2.5GbE

アナログ13

Arria® V

Stratix® V

-1.1 ns 1.75 ns すべて

Arria® V GX/GT/SX/ST

インテル® Arria® 10

インテル® Cyclone® 10 GX

インテル® Stratix® 10

0.69 ns 3.54 ns

1G/2.5G/10Gbeの10G

0.18 ns 3.03 ns

1G/2.5GbE

以下の例で示しているのは、 Stratix® Vデバイスを対象とした10M – 10GbEデザインに必要とされる計算です。

表 32.   Stratix® Vデバイスでの10M – 10GbEデザイン用のRXタイミング調整の計算例
手順 説明 10G 10M、100Mまたは1G
1 デバイスのデジタル・レイテンシーを特定します。 40ビットのPMAモードを使用している Stratix® Vの場合、デジタル・レイテンシーは87 UIです。 10ビットのPMAモードを使用している Stratix® Vの場合、デジタル・レイテンシーは26 UIです。
2 UIのデジタル・レイテンシーをnsに変換します。 87 UI * 0.097 = 8.439 ns 26 UI * 0.8 = 20.8 ns
3 アナログ・レイテンシーをデジタル・レイテンシーにns単位で追加します。 8.439 ns + 1.75 ns = 10.189 ns 20.8 ns + 1.75 ns = 22.55 ns
4 手順3で取得した合計に外部PHY遅延を追加します。この例では、1 nsの外部PHY遅延が想定されています。 10.189 ns + 1 ns = 11.189 ns 22.55 ns + 1 ns = 23.55 ns
5 合計レイテンシーを16進数のnsおよびfnsに変換します。

ns: 0xB

fns: 0.189 * 65536 = 0x3062

ns: 0x17

fns: 0.55 * 65536 = 0x8CCC

6 それぞれのレジスターをコンフィグレーションします。

rx_ns_adjustment_10G = 0xB

rx_fns_adjustment_10G = 0x3062

rx_ns_adjustment_mult_speed = 0x17

rx_fns_adjustment_mult_speed = 0x8CCC

12 1 UIは97 ps (10Gの場合)、1 UIは320 ps (2.5Gの場合)、1 UIは800 ps (10M/100M/1Gの場合) です。
13 ペリフェラル・クロックを使用したHSSIクロック配線に対して有効です。他のクロッキング・スキームでは、数nsの偏差が発生する可能性があります。