インテルのみ表示可能 — GUID: bhc1395127800093
Ixiasoft
2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
インテルのみ表示可能 — GUID: bhc1395127800093
Ixiasoft
6.6.2. Avalon® ストリーミングRXデータ・インターフェイスの信号
信号 | 入力/出力 | 幅 | 説明 |
---|---|---|---|
avalon_st_rx_startofpacket | 出力 | 1 | アサートされると、RXデータの開始を示します。 |
avalon_st_rx_endofpacket | 出力 | 1 | アサートされると、RXデータの終了を示します。 |
avalon_st_rx_valid | 出力 | 1 | アサートされると、このインターフェイス上の avalon_st_rx_data[] 信号およびその他の信号が有効であることを示します。 |
avalon_st_rx_ready | 入力 | 1 | クライアントによってデータを受け入れる準備ができると、この信号をアサートします。 |
avalon_st_rx_error[] | 出力 | 6 | この信号は、 Avalon® ストリーミングRXインターフェイスで転送されている現在のパケットの1つ以上のエラーを示します。これは、avalon_st_rx_valid 信号および avalon_st_rx_ready 信号によって限定され、パケットの終了時に整列します。
|
avalon_st_rx_data[] | 出力 | 32/64 | クライアントへのRXデータ。MAC IPコアでは、RXデータを avalon_st_rx_data[31:24]、avalon_st_rx_data[23:16] などの順序でクライアントに送信します。 Use 64-bit Ethernet 10G MAC Avalon streaming interfaceのオプションをイネーブルすると、幅は64ビットになります。それ以外の場合は32ビットになります。 |
avalon_st_rx_empty[] | 出力 | 2/3 | RXデータの終了を含むサイクル中の空のバイト数が含まれます。 Use 64-bit Ethernet 10G MAC Avalon streaming interfaceのオプションをイネーブルすると、幅は3ビットになります。それ以外の場合は2ビットになります。 |
関連情報