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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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2.10.1.2. 移行 - Avalon Streamingインターフェイス上の64ビットの維持
次の手順に従って、32ビットから64ビットのアダプターを Avalon® StreamingインターフェイスおよびXGMII上に実装して、同じレジスターオフセットを使用し、従来の10Gbps Ethernet (10GbE) MAC IPコアとの下位互換性を維持します。
- デザインでLL Ethernet 10G MAC Intel® FPGA IPコアをインスタンス化します。インターフェイスの互換性を維持するには、Use legacy Ethernet 10G MAC XGMII Interface、Use legacy Ethernet 10G MAC Avalon memory-mapped interface、およびUse legacy Ethernet 10G MAC Avalon streaming interfaceオプションをオンにします。
- tx_312_5_clk および rx_312_5_clk が312.5 MHzクロックソースに接続されていることを確認します。インテルでは、これらのクロック信号には同じクロックソースを使用することをお勧めします。
- tx_156_25_clk および rx_156_25_clk に156.25 MHzのクロックソースを追加します。この156.25 MHzクロックソースは、312.5 MHzクロックソースに同期して立ち上がりから立ち上がりである必要があります。
- csr_clk が125 MHzから156.25 MHzの範囲内にあることを確認します。そうしないと、一部の統計情報カウンターが正確でなくなる場合があります。