8.4. 2XTBI PCS および組み込み PMA を使用した MAC のクロッキングスキーム

F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ダウンロード PDF

ID 741328

日付 6/26/2023

バージョン 23.2-22.0.0

Public

以下は、2XTBI と MAC を含むデザインのクロックスキームです。 F タイルに埋め込まれた PMA :

2XTBI PCS は 125 MHz および 62.5 MHz クロックで動作しますが、MAC では同じ 125 MHz クロックが使用されます。
125 MHz と 62.5 MHz のクロックは同期している必要があり、立ち上がりエッジが揃っていて、0 ppm と位相シフトがなければなりません。
F タイルダイレクト PHY は、このバリアントの組み込み PMA です。の tx_clkout そして rx_clkout F タイルダイレクト PHY 上のは 2XTBI PCS のクロックソースとして使用されます tbi2x_tx_clk そして tbi2x_rx_clk。
ロジックは、ENABLE_SGMII オプションが選択されているかどうかに関係なく、デフォルトでクロックレートマッチングのために PCS ブロックに実装されます。したがって、125 MHz および 62.5 MHz クロックは、他のクロックと比較して 0 ppm である必要はありません。 tx_clkout そして rx_clkout、通常は外部 SERDES によって提供されます。
F タイルダイレクト PHY トランシーバーは 156.25 MHz クロックで駆動されます。
F タイルダイレクト PHY への基準クロック入力、 tx_pll_refclk_link そして rx_cdr_refclk_link、156.25 MHz システム PLL 出力によって駆動する必要があります。

図 79. 2XTBI PCS および組み込み PMA (F タイル) を使用した MAC でのクロック接続

インテル® を推奨します。 rx_clk_125、 tx_clk_125、 rx_clk_62_5、そして tx_clk_62_5 同じクロックソースを共有します。
したがって、インテル® 1 つの IOPLL と 2 つの出力クロックを使用して 125 MHz と 62.5 MHz のクロックを取得し、TX と RX の両方のデータパスに接続することをお勧めします。
rx_clkout そして tx_clkout F タイルトランシーバー Direct PHY によって生成され、内部で接続されている出力クロックです。 tbi2x_rx_clk そして tbi2x_tx_clk 2XTBI と組み込み PMA を備えたバリアント MAC で。
の reg_clk クロックは内部で接続されています カチカチ 2XTBI と組み込み PMA を備えたバリアント MAC で。参照するレジスタインターフェイス信号詳細については reg_clk。
インテル F タイルリファレンスクロックとシステム PLL クロックを使用してトリプルスピードイーサネット IP のみを駆動する場合、このクロックソースには 156.25 MHz の周波数を推奨します。

ダイナミックリコンフィギュレーションを有効にすると、データパスクロックモードとしてシステム PLL クロックが選択されます。 TX および RX FIFO は、F タイル 2XTBI ターミネータブロックを介して PCS と PMA の間に導入されます。

図 80. 2XTBI PCS を備えた MAC および F タイルトランシーバーを備えた組み込み PMA (F タイル) ダイナミックリコンフィギュレーションが有効な機能ブロック図

システム PLL モードでは、 tx_clkout そして rx_clkout SYSPLL クロック周波数を 2 で割ったものです。PMA モードでは、 tx_clkout そして rx_clkout は PMA クロック周波数です。
tx_clkout2 そして rx_clkout2 PMA からターミネータへの信号は、SYSPLL および PMA モードでは 62.5 MHz です。

¹⁷ Yes は、クロックがトップレベルデザインで表示されることを示します。

[いいえ] は、クロックがトップレベルデザインで表示されないことを示します。

N/A は、クロックが特定の構成に適用できないことを示します。

¹⁸ F タイルトランシーバー Direct PHY のクロック信号。